专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种其中抑制峰的半导体器件。
背景技术：
近年来，为了响应减小芯片尺寸的需求，要求更高的晶体管的集成。此问题的一个 解决方案是被称为浅沟道隔离(STI)的元件隔离技术。然而，当采用STI时，栅极氧化膜在 扩散层部分和STI部分之间的界面处变得比其它部分更薄，并因此，形成寄生晶体管。
图4是示出具有在其中形成的寄生晶体管的晶体管中的栅极电压和漏极电流之 间的关系的图。在图4中，曲线A示出主晶体管中的栅极电压和漏极电流之间的关系，而 曲线B示出寄生电容器中的栅极电压和漏极电流之间的关系。等价地，具有在其中形成的 寄生晶体管的晶体管能够被认为是并联连接的具有不同阈值电压的两个晶体管。因此，具 有在其中形成的寄生晶体管的晶体管中的栅极电压和漏极电流之间的关系是如由是曲线A 和B的组合的曲线C所示出的。如由曲线C所示，当寄生晶体管形成时，峰特性出现。
日本专利申请特开No. 2000-101084公开了传统的抑制峰特性的技术。日本专利 申请特开No. 2000-101084中描述的场效应晶体管包括源极和漏极区域、源极和漏极区域 之间的沟道区域、衬底中的隔离区域、以及包括沟道区域上的栅极掺杂的栅极。栅极包括下 述区域，其中栅极掺杂至少在其中栅极重叠沟道区域和隔离区域的区域中基本上被耗尽。 考虑的是，因为与角区域之间的沟道区域中的阈值电压相比较耗尽区域下面的沟道角区域 中的阈值电压增加，所以改进了峰特性。 日本专利申请特开No. 2004-303911公布了传统的与栅电极有关的技术，尽管该 技术不涉及峰特性的改进。日本专利申请特开No. 2004-303911中描述的金属绝缘半导体 FET(MISFET)的栅电极具有n+区域和p+区域。此外，通过欧姆接触的金属线连接两个区 域，这使n+区域的电压总是等于p+区域的电压。此外，通过用于元件隔离的绝缘膜将包 括n+源极区域和n+漏极区域的MISFET的元件区域与其它MISFET隔离。具有此种结构的 MISFET在截止状态下由于高阈值具有小的泄漏电流并且在导通状态下由于低阈值具有大 的导通电流。 然而，在日本专利申请特开No. 200-101084中公开的技术中，在耗尽区域中，杂质 从与该区域相邻的区域扩散。因此，耗尽区域中的杂质的浓度很大地变化，并且，结果，半导 体器件的特性很大地变化。
发明内容
根据本发明，提供了一种半导体器件，其包括 元件隔离膜，该元件隔离膜形成在半导体层中，该元件隔离膜限定元件形成区 域； 栅电极，该栅电极形成在元件形成区域的上面，该栅电极具有分别在元件隔离膜 的上面延伸的末端；以及
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源极区域和漏极区域，该源极区域和漏极区域形成在元件形成区域中以将栅电极
下面紧邻的沟道形成区域夹在其间， 栅电极在其末端中的每个处，在元件形成区域和元件隔离膜之间的界面的至少一
部分之上，包括其中功函数高于其它区域中的功函数的高功函数区域。 根据本发明，栅电极在其末端中的每个处，在元件形成区域和元件隔离膜之间的 界面的至少一部分之上包括其中功函数高于其它区域中的功函数的高功函数区域。因此， 寄生晶体管的阈值电压高于主晶体管的阈值电压，并因此，能够抑制峰的出现。此外，因为 没有使用耗尽区域，所以能够抑制半导体器件的特性变化。
在附图中 图1是示出根据本发明的实施例的半导体器件的结构的示意性平面图；
图2是沿着线A-A'截取的横截面图； 图3A至3E是用于示出形成图1和图2中所示的高功函数区域的方法的横截面图； 以及 图4是示出具有在其中形成的寄生晶体管的晶体管中的栅极电压和漏极电流之 间的关系的图。
具体实施例方式
现在在下面参考附图描述本发明的实施例。注意的是，在附图中，相同的附图标记 表示相同的结构组件并且适当地省略了关于其的描述。 图1示出根据本实施例的半导体器件的结构的示意性平面图。图1中示出的半导 体器件包括元件隔离膜200、栅电极130、以及是源极区域和漏极区域的两个杂质区域110。 元件隔离膜200形成在半导体层中并且限定元件形成区域。栅电极130形成在元件形成区 域的上面。栅电极130的每一末端在元件隔离膜200之上延伸。杂质区域110形成在元件 形成区域中以便于在其间夹持栅电极130下面的沟道形成区域。 位于栅电极130的下面的元件形成区域和元件隔离膜200之间的界面的两个区域 是寄生晶体管区域202。寄生晶体管形成在各个寄生晶体管区域202中。在本实施例中， 栅电极130包括其中功函数高于其它区域中的功函数的高功函数区域124。高功函数区域 124中的每一个形成在位于元件形成区域和元件隔离膜200之间的界面之上，S卩，寄生晶体 管区域202之上的两个区域中的一个的至少一部分中。因此，元件形成区域和元件隔离膜 200之间的界面处的阈值电压，即，寄生晶体管的阈值电压高于晶体管主体的阈值电压，并 且，结果，能够抑制峰的出现。此外，因为没有使用耗尽区域，所以能够抑制半导体器件的特 性变化。 图2是沿着图1的线A-A'截取的横截面图。例如，半导体层IOO是绝缘体上硅 (SOI)衬底的硅晶圆或者硅层。位于元件形成区域的沟道形成区域中的半导体层100是第 一导电类型(例如，P型)。图1中所示的杂质区域110是第二导电类型(例如，n型)。例 如，元件隔离膜200具有浅沟道隔离(STI)衬底。 栅电极130具有多晶硅图案120。多晶硅图案120除了高功函数区域124之外是第二导电类型。高功函数区域124是第一导电类型。 在场效应晶体管中，当形成栅电极的多晶硅层的导电类型与用作衬底的半导体层 的导电类型相同时的栅电极的功函数大于当多晶硅层的导电类型与半导体层的导电类型 相反时的栅电极的功函数。因此，当如在本实施例中，多晶硅图案120具有第一导电类型的 高功函数区域124时，在高功函数区域124下面的区域中寄生晶体管的阈值电压变得较高， 并因此，能够抑制峰的出现。 此外，在其中栅电极130延伸的方向中看到，高功函数区域124完全覆盖寄生晶体 管区域202。因此，寄生晶体管的阈值电压总体上变得更高，并因此，能够抑制峰的出现。
此外，在其中栅电极130延伸的方向中看到，高功函数区域124还形成在寄生晶体 管区域202的边缘之前并且超出其边缘。因此，即使在其中栅电极130延伸的方向中进行 掩模更换的情况下，高功函数区域124也能够覆盖寄生晶体管区域202。
此外，高功函数区域124不面对两个杂质区域110中的任何一个，并且面对杂质区 域110的多晶硅图案120的所有区域是第二导电类型。因此，即使在栅电极130的宽度方 向中进行掩模更换的情况下，也防止了第一导电类型的杂质被引入杂质区域110从而使杂 质区域110部分成为第一导电类型。 注意的是，栅电极130包括多晶硅图案120上的传导层140。因此，即使当高功函 数区域124形成时，也能够抑制栅电极130的电阻增加。例如，传导层140是硅化物层。
图3A至图3E是用于示出形成图1和图2中示出的高功函数区域124的方法的横 截面图。如图3A中所示，在半导体层100上形成元件隔离膜200、栅极绝缘膜(未示出)、 以及多晶硅图案120。首先，在多晶硅图案120上形成抗蚀图案50。抗蚀图案50覆盖其中 多晶硅图案120的要形成高功函数区域124的区域。 然后，如图3B中所示，在多晶硅图案120和抗蚀图案50被用作掩模的情况下，第 二导电类型的杂质被引入半导体层IOO和多晶硅图案120。这在元件形成区域中形成杂质 区域110，并且多晶硅图案120的没有被覆盖有抗蚀图案50的区域被使得为第二导电类型。 注意的是，第二导电类型的杂质没有被引入其中要形成高功函数区域124的区域。
然后，如图3C中所示，移除抗蚀图案50，并且然后，在多晶硅图案120上形成抗蚀 图案60。抗蚀图案60覆盖除了其中要形成高功函数区域124的区域之外的多晶硅图案 120，并且覆盖杂质区域110。 然后，如图3D中所示，在抗蚀图案60被用作掩模的情况下引入第一导电类型的杂 质。这在多晶硅图案120中形成高功函数区域124。注意的是，在要形成的晶体管是互补金 属氧化物半导体(CMOS)晶体管的情况下，可以在本步骤中形成第一沟道类型的晶体管的 源极区域和漏极区域。 然后，如图3E中所示，移除抗蚀图案60 。 如上所述，根据本实施例，栅电极130在位于寄生晶体管区域202之上的两个区域 的至少一部分中包括其中功函数高于其它区域中的功函数的高功函数区域124。因此，寄生 晶体管的阈值电压高于主晶体管的阈值电压，并从而，抑制了峰的出现。因此，能够抑制晶 体管的特性变化，并且能够减少截止泄漏电流。此外，因为没有使用耗尽区域，所以能够抑 制场效应晶体管的特性变化。 此外，高功函数区域124不面对两个杂质区域110中的任何一个。因此，即使在栅电极130的宽度方向中进行掩模更换的情况下，也防止第一导电类型的杂质被引入杂质区 域110从而使杂质区域110部分成为第一导电类型。 注意的是，栅电极130包括多晶硅图案120上的传导层140。因此，即使当高功函 数区域124形成时，也能够抑制栅电极130的电阻的增加。 已经在上面参考附图描述了本发明的实施例，但是实施例仅仅是本发明的示例并 且各种其它的结构都可以被采用。例如，当不需要考虑掩模更换时，在栅电极130的宽度方 向中看，高功函数区域124可以形成在整个多晶硅图案120中。此外，在本实施例中，第一 导电类型是P型而第二导电类型是n型，但是第一导电类型可以是n型并且第二导电类型 可以是P型。此外，在本实施例中通过改变多晶硅图案120的导电类型形成高功函数区域 124，但是可以通过其它的方法形成高功函数区域124。 此外，在参考图3B所描述的步骤中，第二导电类型的杂质还可以被引入其中要形 成高功函数区域124的区域中。在这样的情况下，在参考图3D所描述的步骤中，把要被引 入的第一导电类型的杂质的量设置为使得其中要形成高功函数区域124的区域的导电类 型相反。 此外，通过使形成高功函数区域124的材料不同于形成栅电极130的其它区域的 材料可以使高功函数区域124的功函数比其它区域的功函数相对较高。
这样，可以以各种方式形成高功函数区域124。
权利要求
一种半导体器件，包括元件隔离膜，所述元件隔离膜形成在半导体层中，所述元件隔离膜限定元件形成区域；栅电极，所述栅电极形成在所述元件形成区域的上面，所述栅电极具有分别在所述元件隔离膜的上面延伸的末端；以及源极区域和漏极区域，所述源极区域和漏极区域形成在所述元件形成区域中以便于在其间夹持所述栅电极下面的沟道形成区域，所述栅电极在其末端中的每一个处，在所述元件形成区域和所述元件隔离膜之间的界面的至少一部分之上，包括其中功函数高于其它区域中的功函数的高功函数区域。
2. 根据权利要求1所述的半导体器件，其中 位于所述沟道形成区域中的所述半导体层是第一导电类型； 所述栅电极是第二导电类型；并且所述高功函数区域是形成在所述栅电极的一部分中并且位于所述界面之上的所述第 一导电类型的区域。
3. 根据权利要求2所述的半导体器件，其中所述栅电极包括 第二导电类型的半导体图案；第一导电类型的区域，所述第一导电类型的区域形成在所述半导体图案中并且是所述 高功函数区域，以及传导层，所述传导层形成在所述半导体图案之上。
4. 根据权利要求2所述的半导体器件，其中所述第一导电类型的区域既不面对所述源 极区域也不面对所述漏极区域。
全文摘要
本发明提供了一种半导体器件，其中能抑制峰的出现并能抑制半导体器件的特性变化。该半导体器件包括元件隔离膜(200)，元件隔离膜(200)形成在半导体层中，其限定元件形成区域；栅电极(130)，栅电极(130)形成在元件形成区域的上面，栅电极(130)具有分别在元件隔离膜(120)的上面延伸的末端；杂质区域(110)，杂质区域(110)是源极区域和漏极区域，其形成在元件形成区域中以便在其间夹持栅电极(130)下面紧邻的沟道形成区域，栅电极(130)在其末端的每一个处，在元件形成区域和元件隔离膜(200)之间的界面的至少一部分之上包括功函数高于其它区域的功函数的高功函数区域(124)。
文档编号H01L29/423GK101714555SQ20091017873
公开日2010年5月26日 申请日期2009年9月28日 优先权日2008年10月3日
发明者田中浩治 申请人:恩益禧电子股份有限公司