半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及制造半导体器件的方法，更具体而言，涉及包括内埋式栅极的半导体 器件及其制造方法。
背景技术：
正在开发制造诸如动态随机存取存储器(DRAM)的半导体器件的方法，以提高半 导体器件的集成度。因此，已尝试通过使用内埋式栅极或内埋式字线确保半导体器件的可 靠性和集成度。内埋式栅极(或内埋式字线)可通过形成内埋至半导体衬底中的栅极来实 现且可减小字线与位线之间的寄生电容。另外，通过使用内埋式栅极，可提高半导体器件的 感测限度。 同时，当在内埋式栅极技术中使用多晶硅层时，因为水平空间受限，所以不可使用 包括设置在多晶硅层上的低电阻金属层的双层结构。因此，在内埋式栅极技术中，低电阻层 的用途可能限制于用作栅极电介质层上的栅电极，而未使用多晶硅层。
图1说明使用常规内埋式栅极的半导体器件的视图。 参考图l，常规半导体器件包括半导体衬底ll，其中由器件隔离层12限定有源 区13 ;通过同时蚀刻有源区13和器件隔离层12而形成的沟槽14 ;填充沟槽14的一部分的 内埋式栅极16 ;和形成在内埋式栅极16上以间隙填充沟槽14的剩余部分的层间电介质层 17。栅极电介质层15形成在内埋式栅极16与沟槽14之间。 在图1中所说明的现有技术中，层间电介质层17间隙填充在内埋式栅极16的上 侧上以防止内埋式栅极16在随后的加热工艺中被氧化并劣化。层间电介质层17使用氧化硅层。 然而，在诸如氧化工艺的随后加热工艺期间，内埋式栅极16可能劣化。S卩，虽然内 埋式栅极16形成在层间电介质层17之下，但是在高温氧化气氛中进行氧化工艺时，氧容易 渗入层间电介质层17和器件隔离层12并到达内埋式栅极16，使得内埋式栅极16被氧化， 参考附图标记①、②及③。因此，由于内埋式栅极16的电阻显著增加并且栅极电介质层15 的可靠性劣化，所以包括内埋式栅极16和栅极电介质层15的晶体管的可靠性劣化。
另外，虽然未显示，但是在各种随后的加热工艺以及氧化工艺期间，内埋式栅极16 可能会劣化。 图2A及图2B说明显示现有技术方法的问题的图像。即，图2A为缺陷图，图2B为 缺陷的透射电子显微(TEM)图像。 参考图2A及图2B，在作为电极的具有金属材料的内埋式栅极16上形成氧化物层 作为层间电介质层17的情况下，应注意，因为在高温氧化气氛中，氧可渗入层间电介质层并到达内埋式栅极，所以内埋式栅极可相对容易地被氧化。即，可形成由附图标记19表示 的金属电极的氧化物。

发明内容
本发明的示例性实施方案涉及半导体器件及其制造方法，能够防止内埋式栅极在 随后的加热工艺(诸如，氧化工艺及加热工艺)期间劣化。 本发明的示例性实施方案还涉及半导体器件及其制造方法，能够增强内埋式栅极 的抗氧化特性并确保晶体管的可靠性。 根据本发明的一个方面，提供半导体器件，包括包含沟槽的衬底；填充所述沟槽 的一部分的内埋式栅极；形成在所述内埋式栅极上以间隙填充所述沟槽的剩余部分的层间 电介质层；和基本上覆盖包括所述层间电介质层的所述衬底的整个表面的保护层。所述保 护层可包括氮化物层。所述氮化物层可包括通过LPCVD工艺形成的氮化硅层。所述层间电 介质层可包括氧化物层或氮化物层。所述层间电介质层可包括密封所述内埋式栅极的顶表 面和所述沟槽的暴露侧壁的第一层间电介质层和形成在所述第一层间电介质层上以间隙 填充所述沟槽的剩余部分的第二层间电介质层。 根据本发明的另一方面，提供半导体器件，包括分成周边电路区及单元区的衬 底，所述单元区中形成有沟槽；填充所述沟槽的一部分的内埋式栅极；形成在所述内埋式 栅极上以间隙填充所述沟槽的剩余部分的层间电介质层；和基本上覆盖所述衬底的对应于 所述单元区的整个表面的保护层。半导体器件可进一步包括在对应于周边区的所述衬底上 的栅极电介质层，所述栅极电介质层用于形成在周边电路区中的晶体管。
根据本发明的又另一方面，提供制造半导体器件的方法，所述方法包括提供衬 底；通过部分蚀刻所述衬底形成沟槽；形成填充所述沟槽的一部分的内埋式栅极；在所述 内埋式栅极上形成层间电介质层以间隙填充所述沟槽的剩余部分；和形成基本上覆盖包括 所述层间电介质层的所述衬底的整个表面的保护层。 根据本发明的仍另一方面，提供制造半导体器件的方法，所述方法包括通过蚀刻 衬底的对应于单元区的一部分形成沟槽，其中所述衬底分成所述单元区及周边电路区；形 成内埋式栅极以填充所述沟槽的一部分；在所述内埋式栅极上形成层间电介质层以间隙填 充所述沟槽的剩余部分；和形成基本上覆盖所述衬底的对应于所述单元区的整个表面的保 护层。


图1说明使用常规内埋式栅极的半导体器件的视图； 图2A及图2B说明显示现有技术方法的问题的图像； 图3说明根据本发明第一实施方案的使用内埋式栅极的半导体器件的横截面图； 图4说明根据本发明第二实施方案的使用内埋式栅极的半导体器件的横截面图； 图5A至图5G说明制造图4中所描述的半导体器件的方法的横截面图； 图6说明根据本发明第三实施方案的使用内埋式栅极的半导体器件的横截面图； 图7说明根据本发明第四实施方案的使用内埋式栅极的半导体器件的横截面图； 图8A至图8H说明制造图7中所描述的半导体器件的方法的横截面 图9A说明在仅用氧化物层保护内埋式栅极时的缺陷的图；禾口 图9B说明在用包括氮化物层和氧化物层的双层保护内埋式栅极时的缺陷的图。
具体实施例方式
可通过以下描述理解本发明的其它目标及优点，并且参考本发明的实施方案本发 明的其它目标及优点变得明显。 在附图中，层及区的尺寸可仅为说明性的并且可能并不精确。相似附图标记在全 文中表示相似的元件。亦应理解，在层、膜、区或板称为在另一个之"上"时，其可直接在另 一个之上，或也可存在一个或更多个插入的层、膜、区或板。 根据本发明，可通过形成保护层防止内埋式栅极在随后加热工艺(诸如氧化工艺 及热处理工艺)期间劣化，所述保护层覆盖其中形成所述内埋式栅极的单元区或半导体衬 底的整个表面。 图3说明根据本发明第一实施方案的使用内埋式栅极的半导体器件的横截面图。
参看图3，根据本发明第一实施方案的半导体器件包括半导体衬底21，其中由器 件隔离层22限定有源区23 ;通过同时蚀刻有源区23及器件隔离层22而形成的沟槽25 ;填 充沟槽25的一部分的内埋式栅极27A ;形成于内埋式栅极27A上以间隙填充沟槽25的剩余 部分的层间电介质层28B ;和覆盖包括所述层间电介质层28B的半导体衬底21的整个表面 的保护层29。此外，单元栅极电介质层26形成于有源区23中的沟槽25的表面上。此处， 附图标记24A表示用作硬掩模层的氧化物层。 具体地，通过进行浅沟槽隔离(STI)工艺形成器件隔离层22且并因此由诸如旋涂 的电介质(S0D)层的氧化物层形成。所述沟槽25变成内埋式栅极27A下的沟道区，因此沟 道长度增加。 内埋式栅极27A可包括选自氮化钛(TiN)层、氮化钽(TaN)层、氮化钽碳(TaCN) 层、氮化钨(WN)层、钨(W)层及其组合的金属层。因此，内埋式栅极27A显著地减小栅极的 薄层电阻并且适用于30nm以下设计的极大规模集成(VLSI)半导体器件。内埋式栅极27A 可具有TiN层与W层的堆叠结构。此处，TiN层包括通过原子层沉积(ALD)方法形成的原 子层沉积(ALD)氮化钛(TiN)层。 如上所述，因为形成内埋式栅极27A以填充沟槽25的一部分并因此相对较容易地 进行诸如接触工艺的随后工艺，所以内埋式栅极27A在实现极大规模集成方面可优于凹陷 式栅极或鞍型结构。 层间电介质层28B可为氧化物层或氮化物层的单层。氧化物层可包括旋涂的电介 质(S0D)层(例如，由聚硅氮烷(PSZ)制成的SOD层)，氮化物层可包括氮化硅层。优选，由 氧化物层形成层间电介质层28B以防止晶体管因机械应力而劣化。 形成保护层29以覆盖半导体衬底21的整个表面，因此防止内埋式栅极27A在随 后的加热工艺中劣化。优选地，保护层29包括在防止氧渗透方面极佳的氮化物层。例如， 保护层29优选使用具有极佳抗氧化特性的通过低压化学气相沉积(LPCVD)方法形成的氮
化硅层。保护层29具有约50 A至约500 A的厚度。 参考图3，因为保护层29覆盖半导体衬底21的整个表面，所以虽然内埋式栅极 27A暴露于随后的氧化工艺及随后的加热工艺，但仍可防止内埋式栅极27A劣化。S卩，因为如附图标记④表示的通过保护层29防止氧渗透，所以可防止内埋式栅极27A的氧化。此外， 通过保护层29也防止形成于器件隔离层22中的内埋式栅极27A氧化。
图4说明根据本发明第二实施方案的使用内埋式栅极的半导体器件的横截面图。
参考图4，根据本发明第二实施方案的半导体器件包括半导体衬底21，其中由器 件隔离层22限定有源区23并且半导体衬底21分成单元区及周边电路区；通过同时蚀刻有 源区23和器件隔离层22而形成的沟槽25 ;填充沟槽25的一部分的内埋式栅极27A ;形成 于内埋式栅极27A上以间隙填充沟槽25的剩余部分的层间电介质层28B ;和保护层29，其 覆盖对应于所述单元区的包括层间电介质层28B的半导体衬底21的整个表面。此外，单元 栅极电介质层26形成于有源区23中的沟槽25的表面上，周边电路栅极电介质层31形成 于对应于周边电路区的半导体衬底21上。此处，附图标记24A表示用作硬掩模层的氧化物 层。 首先，将半导体衬底21分成单元区及周边电路区，通过STI工艺形成器件隔离层 22且器件隔离层22包括诸如S0D层的氧化物层。 形成于所述单元区中的沟槽25变成内埋式栅极27A下的沟道区，因此沟道长度增 加。 内埋式栅极27A可包括选自TiN层、TaN层、TaCN层、丽层、W层及其组合的金属 层。因此，内埋式栅极27A显著减小栅极的薄层电阻且适用于30nm以下设计的VLSI半导 体器件。内埋式栅极27A可具有TiN层与W层的堆叠结构。此处，TiN层包括通过ALD方 法形成的ALD TiN层。 如上所述，因为形成内埋式栅极27A以填充沟槽25的一部分并因此相对较容易地 进行诸如接触工艺的随后工艺，所以内埋式栅极27A在实现极大规模集成方面可优于凹陷 式栅极或鞍型结构。 层间电介质层28B可包括氧化物层或氮化物层的单层。氧化物层可包括SOD层 (例如，由聚硅氮烷(PSZ)制成的S0D层)，氮化物层可包括氮化硅层。优选，由氧化物层形 成层间电介质层28B以防止晶体管因机械应力而劣化。 形成保护层29以覆盖半导体衬底21的对应于单元区的整个表面，因此防止内埋 式栅极27A在形成周边电路栅极电介质层31的加热工艺中劣化。优选地，保护层29包括 在防止氧渗透方面极佳的氮化物层，例如氮化硅层。例如，优选使用具有极佳抗氧化特性 的通过低压化学气相沉积(LPCVD)方法形成的氮化硅层形成保护层29。保护层29具有约
50 A至约500 A的厚度。 参考图4，因为保护层29覆盖半导体衬底21的对应于单元区的整个表面，所以虽 然内埋式栅极27A暴露于形成周边电路栅极电介质层31的氧化气氛的随后加热工艺中，但 仍可防止内埋式栅极27A劣化。S卩，因为如附图标记④所表示的通过保护层29防止氧渗透， 所以可防止内埋式栅极27A的氧化。此外，还通过保护层29防止形成于器件隔离层22中 的内埋式栅极27A氧化。 图5A至图5G说明制造图4中所描述的半导体器件的方法的横截面图。根据一个 实施例，制造根据本发明第一实施方案的半导体器件的方法可限于下文所述的单元区。
参考图5A，通过STI工艺在半导体衬底21中形成器件隔离层22。此时，器件隔离 层22可包括诸如高密度等离子体(HDP)氧化物层和SOD层的氧化物层。通过器件隔离层22限定有源区23。在半导体衬底21中限定单元区和周边电路区。 然后，使用硬掩模层24作为蚀刻阻挡通过蚀刻工艺形成其中待形成内埋式栅极 27A的沟槽25，其中硬掩模层24包括彼此堆叠的氧化物层24A和氮化物层24B。此处，也可 通过蚀刻有源区23和器件隔离层22形成沟槽25。通常，因为栅极具有线型，所以沟槽25 也具有线型。因此，形成与有源区23以及器件隔离层22交叉的具有线型的沟槽25。然而， 因为有源区23的蚀刻选择性与器件隔离层22的蚀刻选择性不同，所以沟槽25的深度在器 件隔离层22中可能较大，这是因为器件隔离层22可能比有源区23更易于被蚀刻。例如， 形成于有源区23中的沟槽具有约1000 A至约1500 A的深度，形成于器件隔离层22中
的沟槽具有约1500 A至约2000 A的深度。 形成沟槽25的蚀刻工艺使用硬掩模层24作为蚀刻阻挡，其中硬掩模层24通过光 刻胶图案(未显示)图案化。硬掩模层24可包括在蚀刻半导体衬底21时具有高蚀刻选择 性的材料。例如，硬掩模层24包括氧化物层24A与氮化物层24B的堆叠结构。所述氧化物
层24A具有约30 A至约IOO A的厚度，氮化物层24B具有约300 A至约700 A的厚度。
在使用硬掩模层24的情况下，可在形成沟槽25之后剥离光刻胶图案。
参考图5B，在沟槽25的侧壁及底部上形成单元栅极电介质层26。可通过使沟槽 25的表面氧化形成单元栅极电介质层26。使沟槽25的表面氧化的工艺可包括氧化工艺诸 如形成常规栅极电介质层的工艺中所使用的氧化工艺。例如，可通过热氧化工艺或自由基 氧化工艺来进行所述氧化工艺，或可通过结合热氧化工艺与自由基氧化工艺来进行氧化工 艺。通过氧化工艺形成氧化硅层。因为半导体衬底21为硅衬底，所以通过氧化工艺形成氧 化硅(SixOy)层。同时，通过氧化工艺形成的氧化硅层可随后氮化。 然后，在单元栅极电介质层26上形成金属层27以覆盖半导体衬底21的整个表面 并填充沟槽25。此时，金属层27可包括选自TiN层、TaN层、TaCN层、WN层、W层及其组合 的任意一种。优选地，通过堆叠TiN层与W层形成金属层27。此处，可使用ALD方法形成 TiN层。 参考图5C，对金属层27进行诸如化学机械抛光(CMP)工艺的平坦化工艺，直至暴 露出硬掩模层24的顶表面为止。 随后，通过回蚀刻工艺使蚀刻的金属层凹陷。因此，金属层保留于沟槽25中以填 充沟槽25的一部分，剩余的金属层变成内埋式栅极27A。内埋式栅极27A可具有约500 A 至约1300人的高度。 参考图5D，在图5C中所描述的所得结构的整个表面上形成电介质层28，直至间隙 填充沟槽25中的内埋式栅极27A上的部分为止，然后对电介质层28进行平坦化，直至暴露 出硬掩模层24的顶表面为止。因此，电介质层28保留在内埋式栅极27A上以间隙填充沟 槽25的剩余部分，使得形成层间电介质层28A。 层间电介质层28A具有极佳的间隙填充特性并作为保护层以防止内埋式栅极27A 在随后的加热工艺中被氧化。层间电介质层28A可由氧化物层或氮化物层形成。氧化物层 可包括具有极佳间隙填充特性的SOD层(例如，由聚硅氮烷(PSZ)制成的SOD层)，氮化物 层可包括氮化硅层。优选，由氧化物层形成层间电介质层28A以防止晶体管因机械应力而 劣化。使用ALD方法或化学气相沉积(CVD)方法形成层间电介质层28A。
参考图5E，移除硬掩模层24的氮化物层24B。此时，也移除由氮化物层形成的层间电介质层28A的一部分，因此层间电介质层28A的高度可减小。可使用磷酸(H3P04)溶液 进行湿蚀刻工艺以移除氮化物层24B。 如上所述，由附图标记28B表示在移除氮化物层24B后形成的层间电介质层。因
为氧化物层24A对磷酸溶液具有蚀刻选择性，所以氧化物层24A未被移除。 保留氧化物层24A的原因是为了防止半导体衬底21因在形成保护层的随后工艺
中所引起的应力而受损害。 参考图5F，在包括层间电介质层28B的半导体衬底21的整个表面上形成保护层 29之后，可通过使用周边电路开口掩模30选择性蚀刻保护层29使保护层29仅保留在单元 区上。可使用光刻胶层形成周边电路开口掩模30。 保护层29由氮化物层形成。尤其是，保护层29优选通过LPCVD方法由氮化硅层
形成。保护层29可具有约50 A至约500 A的厚度。 另外，可应用湿蚀刻或干蚀刻工艺移除周边电路区中的保护层。 因为形成保护层29以覆盖单元区的整个表面，所以能在随后的加热工艺和随后
的氧化工艺中保护单元区。例如，保护层29可防止内埋式栅极27A在随后的氧化气氛的加
热工艺中劣化。 同时，可通过在蚀刻周边电路区中的保护层29后另外移除氧化物层24A来暴露对 应于周边电路区的半导体衬底21。因此，氧化物层24A仅保留于单元区中。移除周边电路 区中的氧化物层24A的原因是为了随后形成周边电路栅极电介质层。 参考图5G，在移除周边电路开口掩模30之后，在对应于周边电路区的半导体衬底 21上形成用于周边电路区中的晶体管的周边电路栅极电介质层31。 可通过使对应于周边电路区的半导体衬底21的顶表面氧化或通过使用例如CVD 方法形成周边电路栅极电介质层31。使衬底21的表面氧化的工艺与形成常规栅极电介质 层的工艺相同。例如，可通过进行热氧化工艺或自由基氧化工艺进行该氧化工艺，或可通过 结合热氧化工艺与自由基氧化工艺进行该氧化工艺。通过氧化工艺形成氧化硅层。因为半 导体衬底21为硅衬底，所以通过氧化工艺形成氧化硅(SixOy)层。同时，通过氧化工艺形成 的氧化硅层可随后氮化。 因为在形成周边电路栅极电介质层31时单元区的整个表面由保护层29覆盖，所 以氧不能渗透进内埋式栅极27A中。因此，填充有源区23中沟槽的内埋式栅极和填充器件 隔离层22中沟槽的内埋式栅极两者均不劣化。 根据上述本发明的第一实施方案及第二实施方案，通过形成覆盖单元区或半导体 衬底21的整个表面的保护层29，能够防止内埋式栅极27A在随后的加热工艺期间劣化。
图6说明根据本发明第三实施方案的使用内埋式栅极的半导体器件的横截面图。
参考图6，根据本发明第三实施方案的半导体器件包括半导体衬底41，其中由器 件隔离层42限定有源区43 ;通过同时蚀刻有源区43和器件隔离层42而形成的沟槽45 ;填 充沟槽45的一部分的内埋式栅极47A ;形成于内埋式栅极47A上以间隙填充沟槽45的剩 余部分的第一层间电介质层48B和第二层间电介质层49B ;和覆盖包括第二层间电介质层 49B的半导体衬底41的整个表面的保护层50。此外，单元栅极电介质层46形成于有源区 43中的沟槽45的表面上。此处，附图标记44A表示用作硬掩模层的氧化物层。
通过进行STI工艺由例如SOD层的氧化物层形成器件隔离层42。
沟槽45变成内埋式栅极47A下的沟道区，因此沟道长度增加。
内埋式栅极47A可包括选自TiN层、TaN层、TaCN层、丽层、W层及其组合的金属 层。因此，内埋式栅极47A可显著减小栅极的薄层电阻并适用于30nm以下设计的VLSI半 导体器件。内埋式栅极47A可具有TiN层与W层的堆叠结构。此处，TiN层可包括通过ALD 方法形成的ALD TiN层。 如上所述，因为形成内埋式栅极47A以填充沟槽45的一部分且因此相对较容易地 进行诸如接触工艺的随后工艺，所以内埋式栅极47A在实现极大规模集成方面可优于凹陷 式栅极或鞍型结构。 形成第一层间电介质层48B以密封内埋式栅极47A的顶表面和沟槽45的暴露侧 壁，且第一层间电介质层48B包括例如通过LPCVD方法形成的氮化硅层的氮化物层。第二 层间电介质层49B包括氧化物层。尤其是，第二层间电介质层49B可包括具有相对优良的 间隙填充特性的SOD层(例如，由聚硅氮烷(PSZ)制成的SOD层)。 因为保护层50覆盖半导体衬底41的整个表面，所以可防止内埋式栅极47A在随 后的加热工艺中劣化。优选地，保护层50可包括在防止氧渗透方面具有相对较好特性的氮 化物层，例如氮化硅层。例如，可希望通过LPCVD方法使用氮化硅层形成具有相对较好的抗 氧化特性的保护层50。保护层50具有约50人至约500 A的厚度。 因为如图6中所描述的保护层50覆盖半导体衬底41的整个表面，所以虽然内埋 式栅极47A暴露于随后的氧化气氛，但仍能防止内埋式栅极47A劣化。S卩，因为如附图标记 ④所表示的通过保护层50防止氧渗透，所以可防止内埋式栅极47A氧化。通过保护层50 也防止形成于器件隔离层42中的内埋式栅极47A氧化。 此外，因为层间电介质层包括具有优良间隙填充特性的第一层间电介质层48B和 第二层间电介质层49B且第一层间电介质层48B包括具有相对较小厚度的氮化物层，所以 能够通过提高内埋式栅极47A的抗氧化特性以及最小化机械应力来改善晶体管的可靠性。 如果层间电介质层仅由氮化物层形成，则晶体管的可靠性可因为由大厚度的氮化物层所产 生的高机械应力而劣化。 图7说明根据本发明第四实施方案的使用内埋式栅极的半导体器件的横截面图。 参考图7，根据本发明第四实施方案的半导体器件包括半导体衬底41，其中由器
件隔离层42限定有源区43 ;通过同时蚀刻有源区43和器件隔离层42而形成的沟槽45 ;填
充沟槽45的一部分的内埋式栅极47A ;形成于内埋式栅极47A上以间隙填充沟槽45的剩
余部分的第一层间电介质层48B和第二层间电介质层49B ;和覆盖包括第二层间电介质层
49B的半导体衬底41的单元区的整个表面的保护层50。此外，单元栅极电介质层46形成
于有源区43中沟槽45的表面上。周边电路栅极电介质层52形成在对应于周边电路区的
半导体衬底41上。此处，附图标记44A表示用作硬掩模层的氧化物层。 首先，将半导体衬底41分成单元区和周边电路区。通过进行STI工艺形成器件隔
离层42，器件隔离层42因此由诸如SOD层的氧化物层形成。 沟槽45变成内埋式栅极47A下的沟道区，因此沟道长度增加。 内埋式栅极47A可包括选自TiN层、TaN层、TaCN层、丽层、W层及其组合的金属
层。因此，内埋式栅极47A可显著地减小栅极的薄层电阻且适用于30nm以下设计的VLSI
半导体器件。内埋式栅极47A可具有TiN层与W层的堆叠结构。此处，TiN层可包括通过ALD方法形成的ALD TiN层。 如上所述，因为形成内埋式栅极47A以填充沟槽45的一部分并且因此相对较容易 地进行诸如接触工艺的随后工艺，所以内埋式栅极47A在实现极大规模集成方面可优于凹 陷式栅极或鞍型结构。 形成第一层间电介质层48B以密封内埋式栅极47A的顶表面和沟槽45的暴露侧 壁，且第一层间电介质层48B可包括诸如通过LPCVD方法形成的氮化硅层的氮化物层。第 二层间电介质层49B可包括氧化物层。尤其是，第二层间电介质层49B可包括具有相对优 良的间隙填充特性的SOD层，例如由聚硅氮烷(PSZ)制成的SOD层。 因为保护层50覆盖半导体衬底41的对应于单元区的整个表面，所以防止内埋式 栅极47A在形成周边电路栅极电介质层52的随后加热工艺中劣化。优选地，保护层50可 包括在防止氧渗透方面具有相对较好特性的氮化物层，例如氮化硅层。例如，优选通过使 用LPCVD方法由氮化硅层形成具有相对优良的抗氧化特性的保护层50。保护层50具有约
50 A至约500 A的厚度。 参考图7，因为保护层50覆盖半导体衬底41的对应于单元区的整个表面，所以即 使内埋式栅极47A暴露于用于形成周边电路栅极电介质层52的具有氧化气氛的随后的加 热工艺，仍能防止内埋式栅极47A劣化。S卩，因为如附图标记④所表示通过保护层50防止 氧渗透，所以可防止内埋式栅极47A氧化。通过保护层50还防止形成于器件隔离层42中 的内埋式栅极47A氧化。 此外，因为层间电介质层包括具有相对优良的间隙填充特性的第一层间电介质层 48B及第二层间电介质层49B并且第一层间电介质层48B包括具有相对较小厚度的氮化物 层，所以能够通过提高内埋式栅极47A的抗氧化特性以及最小化机械应力来改善晶体管的
可靠性。 图8A至图8H说明制造图7中所描述的半导体器件的方法的横截面图。根据一 个实施例，用于制造根据本发明第三实施方案的半导体器件的方法可限于下文所述的单元 区。 参考图8A，通过STI工艺在半导体衬底41中形成器件隔离层42。此时，器件隔离 层42可包括诸如HDP氧化物层及SOD层的氧化物层。通过器件隔离层42限定有源区43。 在半导体衬底41中限定单元区及周边电路区。 然后，使用硬掩模层44作为蚀刻阻挡通过蚀刻工艺形成其中待形成内埋式栅极 47A的沟槽45，其中硬掩模层44包括彼此堆叠的氧化物层44A和氮化物层44B。此处，也可 通过蚀刻有源区43和器件隔离层42形成沟槽45。通常，因为栅极具有线型，所以沟槽45 也具有线型。因此，形成与有源区43以及器件隔离层42交叉的具有线型的沟槽45。然而， 因为有源区43的蚀刻选择性可与器件隔离层42的蚀刻选择性不同，所以沟槽45的深度在 器件隔离层42中可较大，这是因为器件隔离层42可比有源区43更易于被蚀刻。例如，形 成于有源区43中的沟槽具有约1000 A至约1500人的深度，形成于器件隔离层42中的
沟槽具有约1500人至约2000人的深度。 形成沟槽45的蚀刻工艺使用硬掩模层44作为蚀刻阻挡，其中硬掩模层44通过光 刻胶图案(未显示)图案化。硬掩模层44可为在蚀刻半导体衬底41时具有高蚀刻选择性 的材料。例如，硬掩模层44可包括氧化物层44A与氮化物层44B的堆叠结构。氧化物层44A具有约30 A至约ioo A的厚度，氮化物层44B具有约ioo A至约soo A的厚度。 在使用硬掩模层44的情况下，可在形成沟槽45之后剥离光刻胶图案。
参考图8B，在沟槽45的侧壁及底部上形成单元栅极电介质层46。可通过使沟槽 45的表面氧化形成单元栅极电介质层46。使沟槽45的表面氧化的工艺可包括氧化工艺， 诸如形成常规栅极电介质层所使用的氧化工艺。例如，可通过热氧化工艺或自由基氧化工 艺来进行该氧化工艺，或可通过结合热氧化工艺与自由基氧化工艺来进行该氧化工艺。可 通过氧化工艺形成氧化硅层。因为半导体衬底41为硅衬底，所以可通过氧化工艺形成氧化 硅(SixOy)层。同时，通过氧化工艺形成的氧化硅层可随后氮化。 然后，在单元栅极电介质层46上形成将成为内埋式栅极47A的金属层47，以覆 盖半导体衬底41的整个表面并填充沟槽45。此时，金属层47可包括选自TiN层、TaN层、 TaCN层、ffN层、W层及其组合的任意一种。优选地，通过堆叠TiN层与W层形成金属层47。 此处，可使用ALD方法形成TiN层。 参考图8C，对金属层47进行诸如CMP工艺的平坦化工艺，直至暴露出硬掩模层44 的顶表面为止。 随后，通过回蚀刻工艺使蚀刻的金属层凹陷。因此，金属层保留于沟槽45中以填 充沟槽45的一部分，剩余的金属层变成内埋式栅极47A。内埋式栅极47A可具有约500 1 至约1300 AJ勺高度。 参考图8D，在图8C中所描述的所得结构的整个表面上形成第一电介质层48。第 一电介质层48防止内埋式栅极47A在随后的加热工艺中劣化并作为层间电介质层。通过 使用ALD方法或CVD方法形成第一电介质层48。 优选地，第一电介质层48包括诸如氮化硅层的氮化物层。因为在沉积相当厚的氮 化物层时可能会出现机械应力，所以可希望相对薄地沉积氮化物层。因此，可希望在内埋式 栅极47A上形成具有相对较小厚度且能够阻止氧渗透以防止内埋式栅极47A被氧化的材料 层。第一电介质层48可具有约30 A至约70人的厚度并可包括通过LPCVD方法形成的氮 化硅层以具有相对优良的抗氧化特性。以前述方式，在薄薄地密封作为第一电介质层48的 氮化物层时，能够提高内埋式栅极47A的抗氧化特性。 随后，在第一电介质层48上形成氧化物层，该氧化物层形成第二电介质层49。所 述氧化物层包括具有极佳间隙填充特性的氧化物层。例如，氧化物层可利用由PSZ制成的 SOD层形成。根据本发明的第四实施方案，因为包括氮化物层的第一电介质层48可预先形 成在内埋式栅极47A上，所以能够阻止在形成第二电介质层49时可能出现的氧渗透。
参考图8E，对第二电介质层49和第一电介质层48进行平坦化工艺，直至暴露出硬 掩模层44的顶表面为止。因此，平坦化的第一电介质层48A及平坦化的第二电介质层49A 保留在内埋式栅极47A上以间隙填充沟槽45的剩余部分。 参考图8F，在移除平坦化的第二电介质层49A的一部分之后，移除硬掩模层44的 氮化物层44B。此时，也移除平坦化的第一电介质层48A的一部分，因此可减小平坦化的第 一电介质层48A的高度。可进行使用磷酸(H3P04)溶液的湿蚀刻工艺以移除氮化物层44B。 可进行使用HF溶液的湿蚀刻工艺以部分移除平坦化的第二电介质层49A。
如上所述，在移除进行至氮化物层44B之后，可保留第一层间电介质层和第二层 间电介质层，如分别由附图标记48B及49B所示的。
13
参考图8G，在包括第二层间电介质层49B的半导体衬底41的整个表面上形成保护 层50之后，可通过使用周边电路开口掩模51选择性地蚀刻保护层50使保护层50仅保留 在单元区上。可使用光刻胶层形成周边电路开口掩模51。 优选通过使用LPCVD方法由氮化物层形成具有优良抗氧化特性的保护层50 。保护 层50具有约50 A至约500人的厚度。 此外，可应用湿蚀刻或干蚀刻工艺移除周边电路区中的保护层50。 因为形成保护层50以覆盖单元区的整个表面，所以在随后的加热工艺中可保护
单元区中的内埋式栅极47A。 同时，能够通过在蚀刻周边电路区中的保护层50之后另外移除氧化物层44A来暴 露对应于周边电路区的半导体衬底41。因此，氧化物层44A仅保留于单元区中。移除周边 电路区中的氧化物层44A的原因中的至少一个是为了随后形成周边电路栅极电介质层52。
参考图8H，在移除周边电路开口掩模51后，形成用于周边电路区中的晶体管的周 边电路栅极电介质层52。 可通过使半导体衬底41的对应于周边电路区的顶表面氧化或通过使用例如CVD 方法来形成周边电路栅极电介质层52。使沟槽表面氧化的工艺与形成常规栅极电介质层的 工艺相同。例如，可通过热氧化工艺或自由基氧化工艺来进行该氧化工艺，或可通过结合热 氧化工艺与自由基氧化工艺进行该氧化工艺。可通过氧化工艺形成氧化硅层。因为半导体 衬底41为硅衬底，所以可通过氧化工艺形成氧化硅(SixOy)层。同时，通过氧化工艺形成的 氧化硅层可随后氮化。 因为在形成周边电路栅极电介质层52时单元区的整个表面由保护层50覆盖，所 以可防止氧渗透进内埋式栅极47A中。因此，填充有源区43中沟槽的内埋式栅极47A及填 充器件隔离层42中沟槽的内埋式栅极47A两者可均不劣化。 根据上述的本发明第四实施方案，能够通过形成覆盖单元区的整个表面的保护层 50防止内埋式栅极47A在随后的加热工艺期间劣化。 此外，根据本发明的第四实施方案，由氮化物层与氧化物层的双层结构形成间隙 填充内埋式栅极上侧的层间电介质层。换言之，用作第一层间电介质层48B的氮化物层形 成为具有相对较小的厚度，第二层间电介质层49B由具有相对优良的间隙填充特性的氧化 物层形成。因此，在薄的氮化物层上形成氧化物层时，可最小化机械应力，因此能确保晶体 管的可靠性。此外，通过预先薄薄地形成氮化物层，与仅用氧化物层间隙填充内埋式栅极上 侧的情况相比，可显著地减少缺陷的出现，且可防止内埋式栅极在随后的高温和氧环境中 氧化。 最终，根据第四实施方案，能通过由氮化物层与氧化物层的双层结构形成间隙填
充内埋式栅极上侧的材料来提高内埋式栅极的抗氧化特性并确保晶体管的可靠性。 图9A说明在仅用氧化物层保护内埋式栅极时的缺陷图。图9B说明在用包括氮化
物层及氧化物层的双层保护内埋式栅极时的缺陷图。 参考图9A及图9B，应注意，在本发明中可防止除例如常规的微粒缺陷之外的缺 陷。 根据本发明，通过在其中形成有内埋式栅极的半导体衬底的整个表面上形成保护 层，尽管内埋式栅极暴露于随后的加热工艺但是仍能防止内埋式栅极劣化。
此外，通过用保护层覆盖单元区的整个表面，尽管在周边电路区中进行随后的氧
化工艺和随后的加热工艺，但是仍能防止形成在单元区中的内埋式栅极劣化。 通过由氮化物层与氧化物层的双层形成层间电介质层(其中所述层间电介质层
间隙填充内埋式栅极上侧)，能提高内埋式栅极的抗氧化特性同时确保晶体管的可靠性。 虽然关于具体的实施方案描述了本发明，但本领域技术人员明显可知在不脱离如
以下权利要求中所限定的本发明的精神及范围的情况下可进行各种改变及修改。
权利要求
一种半导体器件，包括具有沟槽的衬底；填充所述沟槽的一部分的内埋式栅极；形成在所述内埋式栅极上以间隙填充所述沟槽的剩余部分的层间电介质层；以及覆盖包括所述层间电介质层的所述衬底的整个表面的保护层。
2. 如权利要求l的半导体器件，其中所述保护层包括氮化物层。
3. 如权利要求1的半导体器件，其中所述保护层包括氮化硅层，该氮化硅层是通过低 压化学气相沉积(LPCVD)工艺形成的。
4. 如权利要求1的半导体器件，其中所述内埋式栅极包括氮化钛(TiN)层、氮化钽 (TaN)层、氮化钽碳(TaCN)层、氮化钨(WN)层、钨(W)层及其组合中的一种。
5. 如权利要求1的半导体器件，其中所述内埋式栅极包括TiN层与W层的堆叠结构。
6. 如权利要求1的半导体器件，其中所述层间电介质层包括 第一层间电介质层，其密封所述内埋式栅极的顶表面及所述沟槽的暴露的侧壁；禾口 第二层间电介质层，其形成于所述第一层间电介质层上以间隙填充所述沟槽的剩余部分。
7. 如权利要求6的半导体器件，其中所述第一层间电介质层包括氮化物层，所述第二 层间电介质层包括氧化物层。
8. 如权利要求7的半导体器件，其中所述氮化物层包括通过LPCVD工艺形成的氮化硅层。
9. 如权利要求7的半导体器件，其中所述氧化物层包括旋涂的电介质层。
10. 如权利要求l的半导体器件，其中所述层间电介质层包括氮化物层或氧化物层。
11. 一种半导体器件，包括分成周边电路区和单元区的衬底，所述单元区中形成有沟槽； 填充所述沟槽的一部分的内埋式栅极；形成在所述内埋式栅极上以间隙填充所述沟槽的剩余部分的层间电介质层；禾口 覆盖所述衬底的对应于所述单元区的整个表面的保护层。
12. 如权利要求ll的半导体器件，进一步包括形成在对应于所述周边区的所述衬底上 的栅极电介质层，所述栅极电介质层用于在所述周边电路区中形成的晶体管。
13. 如权利要求ll的半导体器件，其中所述保护层包括氮化物层。
14. 如权利要求11的半导体器件，其中所述保护层包括通过LPCVD工艺形成的氮化硅层。
15. 如权利要求11的半导体器件，其中所述内埋式栅极包含TiN层、TaN层、TaCN层、 丽层、W层及其组合中的一种。
16. 如权利要求ll的半导体器件，其中所述内埋式栅极包括TiN层与W层的堆叠结构。
17. 如权利要求11的半导体器件，其中所述层间电介质层包括第一层间电介质层，其密封所述内埋式栅极的顶表面以及所述沟槽的暴露的侧壁；禾口 第二层间电介质层，其形成于所述第一层间电介质层上以间隙填充所述沟槽的剩余部分。
18. 如权利要求17的半导体器件，其中所述第一层间电介质层包括氮化物层，所述第二层间电介质层包括氧化物层。
19. 如权利要求18的半导体器件，其中所述氮化物层包括通过LPCVD工艺形成的氮化硅层。
20. 如权利要求18的半导体器件，其中所述氧化物层包括旋涂的电介质层。
21. 如权利要求ll的半导体器件，其中所述层间电介质层包括氮化物层或氧化物层。
22. —种制造半导体器件的方法，所述方法包括 提供衬底；通过蚀刻所述衬底形成沟槽； 形成填充所述沟槽的一部分的内埋式栅极；在所述内埋式栅极上形成层间电介质层以间隙填充所述沟槽的剩余部分；禾口 形成保护层，所述保护层覆盖包括所述层间电介质层的所述衬底的整个表面。
23. 如权利要求22的方法，其中所述保护层包括氮化物层。
24. 如权利要求22的方法，其中所述保护层包括通过LPCVD工艺形成的氮化硅层。
25. 如权利要求22的方法，其中所述内埋式栅极包括TiN层、TaN层、TaCN层、WN层、W 层及其组合中的一种。
26. 如权利要求22的方法，其中所述内埋式栅极包括TiN层与W层的堆叠结构。
27. 如权利要求22的方法，其中形成所述层间电介质层包括形成密封所述内埋式栅极的顶表面以及所述沟槽的暴露的侧壁的第一层间电介质层；在所述第一层间电介质层上形成第二层间电介质层以间隙填充所述沟槽的剩余部分；和对所述第二层间电介质层和所述第一层间电介质层进行平坦化。
28. 如权利要求27的方法，其中所述第一层间电介质层包括氮化物层，所述第二层间 电介质层包括氧化物层。
29. 如权利要求28的方法，其中所述氮化物层包括通过LPCVD工艺形成的氮化硅层。
30. 如权利要求28的方法，其中所述氧化物层包括旋涂的电介质层。
31. 如权利要求22的方法，其中所述层间电介质层包括氮化物层或氧化物层。
32. —种制造半导体器件的方法，所述方法包括通过蚀刻衬底的对应于单元区的一部分形成沟槽，其中所述衬底分成所述单元区和周 边电路区；形成内埋式栅极以填充所述沟槽的一部分；在所述内埋式栅极上形成层间电介质层以间隙填充所述沟槽的剩余部分；禾口 形成保护层，所述保护层覆盖所述衬底的对应于所述单元区的整个表面。
33. 如权利要求32的方法，在形成所述保护层后，所述方法还包括 在对应于所述周边区的所述衬底上形成栅极电介质层，所述栅极电介质层用于形成于所述周边电路区中的晶体管。
34. 如权利要求32的方法，其中所述保护层包括氮化物层。
35. 如权利要求32的方法，其中所述保护层包括通过LPCVD工艺形成的氮化硅层。
36. 如权利要求32的方法，其中所述内埋式栅极包括TiN层、TaN层、TaCN层、WN层、W层及其组合中的一种。
37. 如权利要求32的方法，其中所述内埋式栅极包括TiN层与W层的堆叠结构。
38. 如权利要求32的方法，其中形成所述层间电介质层包括形成密封所述内埋式栅极的顶表面和所述沟槽的暴露的侧壁的第一层间电介质层； 在所述第一层间电介质层上形成第二层间电介质层以间隙填充所述沟槽的剩余部分；和对所述第二层间电介质层和所述第一层间电介质层进行平坦化。
39. 如权利要求38的方法，其中所述第一层间电介质层包括氮化物层，所述第二层间 电介质层包括氧化物层。
40. 如权利要求39的方法，其中所述氮化物层包括通过LPCVD工艺形成的氮化硅层。
41. 如权利要求39的方法，其中所述氧化物层包括旋涂的电介质层。
42. 如权利要求32的方法，其中所述层间电介质层包括氮化物层或氧化物层。
全文摘要
一种半导体器件以及制造方法，所述半导体器件包括衬底，所述衬底包括沟槽；填充所述沟槽的一部分的内埋式栅极；层间电介质层，其形成在内埋式栅极上以间隙填充所述沟槽的剩余部分；及保护层，其基本上覆盖包括所述层间电介质层的衬底的整个表面。
文档编号H01L29/423GK101794772SQ20091020777
公开日2010年8月4日 申请日期2009年10月30日 优先权日2009年1月30日
发明者具滋春, 张世亿, 李升龙, 梁洪善 申请人:海力士半导体有限公司