在集成电路器件中形成精细图案的方法

专利名称：在集成电路器件中形成精细图案的方法
技术领域：
本发明总地涉及集成电路器件的领域，更具体地，涉及制造集成电路器件的方法。
背景技术：
由于半导体器件变得更加高度集成，所以半导体器件中的特征尺寸及其间的间隔逐渐减小。因此，用于形成器件特征的各种图案的节距也按比例地减小。然而，由于用来形成图案的传统光刻工艺的分辨率极限，已经逐渐难以在各种基板材料上形成足够精细的线条和间隔图案(后面称作"L/S"图案)。 使这些半导体器件更加高度集成的一种方法是通过使用有时称作自对准反转图案化(self-aligned reverse patterning,SARP)的光刻工艺，以形成相对精细的具有比较精细的节距的图案。根据自对准反转图案化方法，图案可以形成在特征将要形成在其中的层(特征层)上。共形层(conformal layer)可以形成在图案上并随后从特征层和图案上移除，除了共形层的一部分可以保留在图案的侧壁上。然后，图案可以从特征层上移除，使得共形层在侧壁上的部分保留。共形层的保留部分可以限定掩模图案，该掩模图案用于将反转图案蚀刻到特征层中。 例如，在美国专利No. 6475891、 No. 6723607、 No. 7115525及No. 7253118中也讨i仑了使用光刻来形成在制造半导体器件中使用的图案。

发明内容
根据本发明的实施例提供了通过单个光刻工艺来同时形成多个掩模图案，其中掩模图案包括具有不同宽度的各掩模图案元件。 根据本发明的一些实施例，一种制造集成电路器件的方法包括分别在特征层的第一区域和第二区域上形成第一掩模结构和第二掩模结构。第一掩模结构和第二掩模结构中的每个包括双掩模图案和在双掩模图案上的蚀刻掩模图案，该蚀刻掩模图案相对于双掩模图案具有蚀刻选择性。第一掩模结构和第二掩模结构的蚀刻掩模图案被各向同性地蚀
刻，以将蚀刻掩模图案从第一掩模结构移除并保留蚀刻掩模图案在第二掩模结构上的至少一部分。间隔物(spacer)在第一掩模结构和第二掩模结构的相对侧壁上形成。采用蚀刻掩模图案在第二掩模结构上的部分作为掩模，将第一掩模结构从第一区域中的间隔物之间选择性地移除，以限定第一区域中的第一掩模图案和第二区域中的第二掩模图案，第一掩模图案包括相对的侧壁间隔物(sidewall spacer)并且空隙(void)在该相对的侧壁间隔物之间，第二掩模图案包括相对的侧壁间隔物并且第二掩模结构在该相对的侧壁间隔物之间。可以采用第一掩模图案作为掩模来图案化特征层以限定第一区域上的第一特征，并采用第二掩模图案作为掩模来图案化特征层以限定第二区域上的第二特征，第二特征具有比第一特征大的宽度。 在一些实施例中，在各向同性蚀刻之前，第二掩模结构的蚀刻掩模图案的厚度可以大于第一掩模结构的蚀刻掩模图案的宽度的一半。
在其它实施例中，在形成间隔物时，间隔物掩模层可以形成在第一掩模图案和第 二掩模图案上。间隔物掩模层可以相对于蚀刻掩模图案和/或双掩模图案具有蚀刻选择 性。间隔物掩模层可以被蚀刻以暴露在其相对的侧壁之间的第一掩模结构和第二掩模结构 的各表面。通过采用蚀刻掩模图案在第二掩模结构上的部分作为掩模来蚀刻第一掩模结构 和第二掩模结构的暴露表面，以移除第一掩模结构的双掩模图案而基本上不移除第二掩模 结构的双掩模图案，第一掩模结构可以被选择性地移除。 根据本发明的其它实施例，一种器件包括具有第一区域和第二区域的基板。第一 区域包括其上的多个第一特征，第二区域包括其上的多个第二特征，该多个第二特征具有 比第一区域中的多个第一特征的宽度更大的各宽度。通过分别在特征层的第一区域和第二 区域上形成第一掩模结构和第二掩模结构，多个第一特征和多个第二特征形成在基板的第 一区域和第二区域上。第一掩模结构和第二掩模结构中的每个包括双掩模图案和在双掩模 图案上的蚀刻掩模图案，该蚀刻掩模图案相对于双掩模图案具有蚀刻选择性。第一掩模结 构和第二掩模结构的蚀刻掩模图案被各向同性地蚀刻，以从第一掩模结构移除蚀刻掩模图 案并保留蚀刻掩模图案在第二掩模结构上的至少一部分。在第一掩模结构和第二掩模结构 的相对侧壁上形成间隔物，采用蚀刻掩模图案在第二掩模结构上的部分作为掩模将第一掩 模结构从间隔物之间选择性地移除。采用间隔物作为掩模来图案化特征层以在第一区域上 限定多个第一特征，并采用第二掩模结构和在第二掩模结构的相对侧壁上的间隔物作为掩 模来图案化特征层以在第二区域上限定多个第二特征。


图1是示出在根据本发明的一些实施例中包括非易失性存储器件的系统的方框 图； 图2是在根据本发明的一些实施例中包括两个分离区域(A和B)的半导体基板的 平面图，其中两个分离区域(A和B)分别具有形成于其上的特征； 图3a-3h是示出根据本发明的一些实施例的采用自对准反转图案化来同时形成 多个掩模图案的方法的截面图； 图3i是示出在根据本发明的一些实施例中在特征层上形成双掩模层的方法的流 程图； 图4是根据本发明一些实施例的半导体器件的平面图； 图5a-5f是示出在根据本发明的一些实施例中通过同时形成在自对准反转图案
化中使用的多个掩模图案而在基板中形成STI区域的方法的截面图； 图6a-6h是示出根据本发明的另外的实施例来形成STI区域的方法的截面图； 图7是示出根据本发明的一些实施例形成的NAND闪存器件的平面图； 图8a_图14a是图7的半导体器件的突出显示部分的平面图，示出了采用根据本
发明的一些实施例的自对准反转图案化来同时形成多个掩模图案的方法； 图Sb-图14b是图7的半导体器件的突出显示部分的截面图，示出了采用根据本 发明的一些实施例的自对准反转图案化来同时形成多个掩模图案的方法； 图15a-15e是示出在根据本发明的进 一 步的实施例中形成用于镶嵌工艺 (damascene process)的多个掩模图案的方法的截面图。
具体实施例方式
在下文中将参照附图更充分地描述本发明，附图示出了本发明的实施例。然而， 本发明不应被解释为限于这里阐述的实施例。相反，提供这些实施例是为了使本公开透彻 和完整，并将本发明的范围充分传达给本领域技术人员。在附图中，为了清晰起见，层和区 域的厚度可以被夸大。相同的附图标记通篇指代相同的元件。如这里所使用的，术语"和/
或"包括一个或者多个所列相关项目的任何及所有组合，并可以被简写为'7"。 这里采用的术语仅为了描述特定的实施例，并非要限制本发明。正如这里所使用 的，除非上下文另有明确表述，否则单数形式"一 (a、an)"和"该(the)"均同时旨在包括复 数形式。还应当理解，术语"包括(comprises)，，、"包括(comprising)，，、"具有(have)'，、"具 有(having)"、"包括(includes)"和/或"包括(including)"，当在本说明书中使用时，指 定了所述特征、区域、步骤、操作、元件和/或部件的存在，但并不排除一个或者多个其它特 征、区域、步骤、操作、元件、部件和/或其组合的存在或增加。 应当理解，当诸如层或区域的元件被称为"在"另一元件(或其变化)"上"或延伸 "到"另一元件(或其变化)"上"时，它可以直接在另一元件上或直接延伸到另一元件上， 或者还可以存在插入的元件。相反，当称一元件"直接在"另一元件(或其变化)"上"或 "直接"延伸"到"另一元件(或其变化)"上"时，不存在插入的元件或层。还应当理解，当 称一元件"连接到"或者"耦接到"另一元件(或其变化)时，它可以直接连接到或者直接 耦接到另一元件，或者可以存在插入的元件。相反，当称一元件"直接连接到"或者"直接耦 接到"另一元件(或其变化)时，不存在插入的元件。 应当理解，尽管术语第一、第二等可以在此用于描述各种元件、部件、区域、层和/ 部分，但是这些元件、材料、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一 个元件、材料、区域、层或者部分与另一个元件、材料、区域、层或者部分区别开。因此，下面 讨论的第一元件、材料、区域、层或部分可以被称为第二元件、材料、区域、层或部分，而不脱 离本发明的教导。 相对术语，例如"下面"、"背面"和"上面"在此可以用于描述如附图所示的一个元 件相对于另一个元件的关系。应当理解，除了附图中所示的取向之外，相对术语旨在涵盖器 件的不同取向。例如，如果图1中的结构被翻转，则被描述为在基板的"背面"的元件会取 向为在基板的"上"表面上。因此，取决于于附图中的特定取向，示范性术语"上"就能够包 含之上和之下两种取向。类似地，如果附图中的结构被翻转，则被描述为"在"其它元件"之 下"或者"下方"的元件会取向为"在"其它元件"之上"。因此，示范性术语"在...之下" 或"在...下方"就能够包含之上和之下两种取向。 这里，参照截面图和透视图来描述本发明的实施例，这些附图为本发明理想化实
施例的示意图。因而，例如，由制造技术和/或公差引起的视图形状的变化是可能发生的。
因此，本发明的实施例不应解释为局限于在此所示区域的特定形状，而是包括由例如制造
引起的形状偏差在内。例如，典型地，图示或描述为平坦的区域可以具有粗糙和/或非线性
的特征。此外，典型地，所示出的锐角可以为圆形。因此，附图中所示区域本质上是示意性
的，它们的形状并非要展示器件区的精确形状，也并非要限制本发明的范围。 除非另有定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的相同的含义。还应当理解，诸如通用词典中所定 义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的 含义相一致的含义，而不应被解释为理想化或者过度形式化的意义。 本发明的实施例可以源自这样的认识用于形成低密度图案(具有相对较大的宽 度)的掩模可以通常在用于形成高密度图案(具有相对较小的宽度)的掩模之后形成，这 会导致低密度图案与高密度图案之间不能对准。从而，如这里在下面更详细描述的，根据本 发明的实施例能够提供采用自对准反转图案化同时形成多个掩模图案。该掩模图案可以包 括具有不同宽度的各掩模图案元件。例如，在根据本发明的一些实施例中，具有不同宽度和 /或其间具有不同间隔的元件可以同时形成在特征层上，随后采用其中具有不同尺寸/间 隔的元件的图案来使该特征层被蚀刻。因此，通过由同一光刻工艺来同时形成具有不同尺 寸的元件的掩模图案，本发明的实施例可以有助于在制造半导体器件的过程中减少对准的 问题。 此外，在根据本发明的一些实施例中，一个掩模图案可以通过在器件的一个区域 中移除具有形成在其上的侧壁间隔物的结构来形成，而器件的第二区域包括保留在侧壁间 隔物之间的结构。因此，保留芯片的第二区域中的结构而移除第一区域中结构能够有助于 提供具有不同尺寸的元件。具体地，在上述的第一区域中，在相应掩模中的元件可以限定为 侧壁间隔物本身，一旦结构被移除，该侧壁间隔物将保留。此外，芯片的第二区域中的元件 可以包括侧壁间隔物及保留在其间的结构。因此，包括在芯片的不同区域的不同图案中的 不同元件可以具有不同的尺寸。 图1是示出包括非易失性存储器30的系统100的高级别(high level)方框图， 非易失性存储器30包括解码器电路34，解码器电路34驱动耦接到单元阵列32的字线 WL0-WLn。非易失性存储器30的单元阵列32可以包括多个存储单元。单元阵列32还经由 位线BLO-BLm耦接到页缓冲器(page buffer) 36。应当理解，当数据经由位线BL0-BLm提供 到页缓冲器36时，解码器34可以用于确定选定的存储单元在阵列32内的地址。
此外，解码器34可以控制位线选择电路38，位线选择电路38可以经由控制线Yi 选择由页缓冲器36提供的数据。来自位线选择电路38的选择数据可以通过数据缓冲器42 提供，数据缓冲器42在控制单元44的控制下运行，控制单元44也由解码器34管理。
非易失性存储器30可以由存储控制器电路20控制，存储控制器电路20包括辅助 控制电路，该辅助控制电路构造为操作非易失性存储器30以对其执行读和写循环。具体 地，当来自存储控制器20的地址输入到解码器34时，解码器34可以产生选择信号Yi以选 择字线WLO-WLn中的一个或者位线BLO-BLm中的一个。存储控制器电路20还可以包括缓 冲存储器22，缓冲存储器22可以用于临时存储要写入到非易失性存储器30的数据并临时 存储从非易失性存储器30读取的数据。 主机系统10耦接到存储控制器20并可以提供对存储控制器电路20上高级别的 控制以执行对非易失性存储器30的读/写操作。具体地，来自主机系统10的数据和写命 令可以输入到存储控制器20。存储控制器20可以控制非易失性存储器30以根据输入命令 将数据写入单元阵列32，和/或控制非易失性存储器30以根据来自主机10的读命令将数 据从单元阵列32读出。在主机10和闪存存储器30之间传输的数据可以临时存储在缓冲 存储器22中。应当理解，这里描述的本发明的实施例可以用于提供图1中示出的任意电路以及未示出的电路。 图2是根据本发明的一些实施例的包括两个分离区域(A和B)的半导体器件的平 面图，其中两个分离区域(A和B)分别具有形成于其上的特征。具体地，半导体器件200的 区域A包括两个特征或图案210。每个特征210具有宽度Wl，并且特征210分隔开距离Dl 。 此外，半导体器件200的分离区域B包括具有宽度W2的特征或图案220，宽度W2不同于区 域A中的特征210的宽度。 在一些实施例中，区域A可以表示例如器件的包括相对较小的特征或图案的单元 阵列区域。相反地，区域B可以表示例如单元阵列区域的外围核心或者其它部分，具有比包 括于区域A中的特征或图案相对较大的特征或图案。具体地，与区域B中具有宽度W2的特 征220相比，区域A中具有宽度Wl的特征210可以相对较小。此外，在根据本发明的一些 实施例中，区域A中的特征210之间的间隔D1可以与这些特征的宽度相同；或者，特征210 之间的间隔Dl可以比宽度Wl小或者比宽度Wl大。区域A中的特征210可以是有源图案 或者诸如导线的导电图案。区域B中的特征220可以是有源图案或者导电图案，并且在一 些实施例中可以是对准键(alignment key)。还应注意，不同区域中的特征210和220可以 彼此电连接，或者可以彼此不电连接。 图3a-3h是示出根据本发明的一些实施例的采用自对准反转图案化来同时形成 多个掩模图案的方法的截面图。具体地，初始结构340A和340B(这里整体称作340)形成 在下层上，下层可以包括形成在双掩模层320上的蚀刻掩模层330，双掩模层320又形成在 特征层310上，在器件200的区域A和B中的所有层可以由基板300支撑。
应当理解，根据要形成的半导体器件的具体类型，图3a中出的层可以由不同的材 料形成。例如，如果图3a中示出的初始结构340被用于最终形成诸如栅极电极的导电结 构，则特征层310可以是诸如TaN、 TiN、 W、 WN、 H预、WSix及其组合的材料。或者，如果要形 成在层310中的特征是位线，则特征层310可以由掺杂的多晶硅、诸如钨或铝的金属或者金 属合金形成。进一步可选地，在根据本发明的一些实施例中，当在基板300中限定有源区域 (active region)或者精细图案时，特征层300可以被去除，初始结构可以至少在初始时使 用以限定基板300中的沟槽。如图3a所示，形成在区域A和B中的初始结构340分别形成 为不同的宽度WD1和WD3，其中WD1小于W3， W3又小于形成在区域B中的特征220的宽度 W2。 仍参照图3a，蚀刻掩模层330可以由相对于双掩模层320具有蚀刻选择性的材料 形成。例如，在根据本发明的一些实施例中，蚀刻掩模层330可以由SiON、S叫、SiA、SiCN、 多晶硅、金属或有机材料形成。此外，在根据本发明的一些实施例中，初始结构340A和340B 可以采用光刻工艺在同一步骤中形成。 如以上简要描述的，双掩模层320相对于蚀刻掩模层330具有蚀刻选择性。此外， 双掩模层320可以由含硅的材料形成，例如Si02、SisN4、SiCN和/多晶硅。在根据本发明的 另一些实施例中，双掩模层320可以由无定形碳层、含碳层或含碳材料形成。双掩模层320 可以通过旋涂或CVD工艺而施加到特征层310。双掩模层320的形成在区域A中的部分可 以用作牺牲层，该牺牲层用于形成具有多重图案的多个蚀刻掩模图案。双掩模层的形成在 区域B中的部分可以是用于形成最终图案的蚀刻掩模的一部分。 在根据本发明的一些实施例中，当双掩模层320由含碳材料形成时，双掩模层320可以由包括芳香环的碳氢化合物或者包括其衍生物的有机化合物形成。例如，在根据本 发明的一些实施例中，双掩模层320可以包括具有芳香环的有机化合物例如联苯(phenyl benzene)或萘。在根据本发明的另一些实施例中，双掩模层320可以是基于有机化合物的 总重而具有相对较高的碳水平(例如，重量百分比为约85%到约99% )的层。
图3i是示出在根据本发明的一些实施例中在特征层310上形成双掩模层320的 方法的流程图。根据图3i，有机化合物旋涂到特征层310(其将在随后的工艺中被蚀刻)上 至约1000埃(A )到约1500 A的厚度(方框301)。然后，特征层310上的有机化合物在约 15(TC到约350°C的温度烘烤约60秒以形成双掩模层320 (方框302)。然后在约30(TC到约 550°C的温度对双掩模层320进行约30到约300秒的第二次烘烤以硬化双掩模层320 (方框 303)。第二次烘烤工艺可以有助于减少在制造半导体器件的随后步骤中当例如超过400°C 的温度施加到器件上时可能引起的对双掩模层320的不利影响。 现在参照图3b，在形成图3a中的初始结构340之后，初始结构340被用于蚀刻下 面的蚀刻掩模层330，以暴露双掩模层320的一部分。如图3b所示，在初始结构340下面的 蚀刻掩模层的保留部分330A和330B与初始结构340的轮廓共形，因此分别具有大致相同 的宽度WD1和W3。在根据本发明的一些实施例中，初始结构340的厚度可以在蚀刻掩模层 330的蚀刻期间减小。 如图3c所示，采用蚀刻掩模层的保留部分330A和330B作为掩模来蚀刻双掩模层 320。进行对双掩模层320的蚀刻以暴露下面的特征层310并限定来自双掩模层320的结 构掩模图案320A和320B。在蚀刻双掩模层320期间，初始结构340可以被完全或者部分地 移除。此外，在蚀刻双掩模层320之后，蚀刻掩模图案330B的厚度TBI大于蚀刻掩模图案 330A的宽度WD1的一半，也就是，TBI > (WD1)/2。结构掩模图案320A可以用作用于形成 区域A中的精细特征或图案的牺牲层，而结构掩模图案320B可以用作蚀刻掩模以在区域B 中形成具有相对较大的宽度的特征或者图案。在根据本发明的一些实施例中，结构掩模图 案320A和320B以及形成于其上的蚀刻掩模图案330A和330B限定了区域A和B中的第一 掩模结构和第二掩模结构，该第一掩模结构和第二掩模结构可以由于它们不同的宽度而以 不同的速率蚀刻。 更具体地，如图3d所示，采用各向同性蚀刻工艺，区域A中的蚀刻掩模图案330A 被完全移除。可以进行对蚀刻掩模图案330A和330B的各向同性蚀刻工艺以提供对于其它 暴露的层而言相对较高的蚀刻选择性。湿法蚀刻或者干法蚀刻可以用于各向同性蚀刻工 艺。例如，如果蚀刻掩模层330A和330B由Si02或者SiON形成，则HF溶液可以用于选择 性地各向同性蚀刻蚀刻掩模层330A和330B。 然而，由于区域A中的第一掩模结构比区域B中的第二掩模结构窄，所以蚀刻掩模 图案330A可以以比蚀刻掩模图案330B更快的速率蚀刻。因此，蚀刻掩模图案330A可以被 移除，而并不完全移除蚀刻掩模图案330B。具体地，各向同性蚀刻工艺可以从蚀刻掩模图案 330A的每侧移除量R，从而蚀刻掩模图案330A可以从结构掩模图案320A完全地移除。各 向同性蚀刻工艺可以类似地从蚀刻掩模图案330B的上部及每侧移除量R，从而部分蚀刻掩 模图案330C保留在结构掩模图案320B上。因此，保留的蚀刻掩模图案330C具有厚度TB2， 厚度TB2小于蚀刻掩模图案330B的厚度TB1。 如图3e所示，间隔物掩模层350共形地沉积在结构掩模图案320A和320B上，包括沉积在保留的蚀刻掩模图案330C上。因此，间隔物层350可以直接接触结构掩模图案 320A的上部。在根据本发明的一些实施例中，间隔物层350的厚度可以大致等于图2中示 出的特征210的宽度Wl。在根据本发明的另一些实施例中，间隔物层350的厚度大于或者 小于特征210的宽度Wl。间隔物掩模层350可以相对于保留的蚀刻掩模图案330C、结构掩 模图案320A和320B和/或特征层310具有不同的蚀刻选择性。 根据图3f，间隔物层350的一部分从特征层310以及结构掩模图案320A和320B 移除。具体地，在一些实施例中，间隔物层350可以被回蚀(etchback)，以暴露第一掩模结 构(包括结构掩模图案320A)和第二掩模结构(包括保留的蚀刻掩模图案330C)的表面。 例如，在根据本发明的一些实施例中，施加到间隔物层350的回蚀工艺可以采用CxFy的主蚀 刻气体来进行，其中x和y是1到10之间的整数。在另一些实施例中，主蚀刻气体可以是 CH,Fy，其中x禾P y是1至IJ 10之间的整数。此外，在一些实施例中，02和/或Ar可以被添加 到主蚀刻气体。 然而，如图3f所示，间隔物层的一部分保留在结构掩模图案320A和320B上(更 具体地，保留在其侧壁上)，以分别在结构掩模图案320A和320B上提供相对的侧壁间隔物 350A和350B。间隔物350A可以用作蚀刻掩模以在区域A中形成相对较精细的特征，而间 隔物350B可以用作部分蚀刻掩模以在区域B中形成相对较宽的特征(例如，具有比区域A 中的特征的宽度大的宽度)。如图3f中进一步示出的，结构掩模图案320B上的相对的侧壁 间隔物350B完全覆盖结构掩模图案320B的侧壁，并延伸到结构掩模图案320B之上以限定 与保留的蚀刻掩模图案330C的侧壁接触的间隔物350C。 在根据本发明的一些实施例中，在间隔物层350的回蚀期间，聚合物副产物可以 被产生并沉积在结构掩模图案320A、蚀刻掩模图案330C以及在相对的侧壁间隔物350A和 350B上。然而，根据与回蚀工艺相关的条件，该聚合物副产物层可以被减少甚至消除。例 如，聚合物副产物层会受到包括在主蚀刻气体中的02的量影响，或者受到回蚀工艺期间所 施加的温度影响。具体地，聚合物副产物层可以通过降低02的量或者降低工艺温度而减少 或者甚至消除。 现在参照图3g，结构掩模图案320A从间隔物350A之间选择性地移除。例如，被 侧壁间隔物350A和350B暴露的第一掩模结构(包括结构掩模图案320A)和第二掩模结构 (包括保留的蚀刻掩模图案330C和结构掩模图案320B)的表面可以采用选择蚀刻工艺蚀 刻，使得自对准反转掩模图案320A的一部分从相对的侧壁350A之间移除，从而暴露出下面 的特征层310的一部分。然而，尽管移除了结构掩模图案320A，但是区域B中的结构掩模图 案320B可以保留(在厚度上没有明显的损失)。具体地，保留的蚀刻掩模图案330C以及相 对的侧壁间隔物350B和350C保护下面的结构320B不受用于移除结构掩模图案320A的工 艺的影响。在一些实施例中，即使没有形成间隔物350C，结构掩模图案320B也不会被实质 性地移除，从而可以提供足够的厚度以在随后的工艺中用作蚀刻下面的特征层310的蚀刻 掩模。 因此，多个自对准反转掩模图案同时形成在区域A和区域B中，其中各掩模图案元 件中的一些比另一些窄。更具体地，如图3g所示，相对的侧壁间隔物350A限定自对准反转 掩模图案中较窄的一部分，其具有比由相对的侧壁间隔物350B和350C、隔开相对的侧壁间 隔物350B的结构掩模图案320B以及在其上的保留的蚀刻掩模图案330C限定的自对准反转掩模图案的宽度小的各宽度。 从而，如图3h所示，在区域A中形成的反转掩模图案(例如，间隔物350A)和在区 域B中形成的自对准反转掩模图案(例如，间隔物350B和350C、结构掩模图案320B以及保 留的蚀刻掩模图案330C)被用作蚀刻下面的特征层310的掩模，以限定区域A中的特征或 图案310A以及区域B中的宽度不同的特征或图案310B。如上所述，这些特征可以是在半导 体器件中使用的任何部件，诸如在栅极中的导电部件等。例如，特征310A和310B可以分别 对应于图2中示出的特征210和220。 图4是根据本发明的一些实施例的半导体器件400的平面图，其中区域A中所示 的元件410具有宽度W5并分隔开间隔D5，区域B中的元件420具有宽度怖。在一些实施例 中，区域A可以例如表示器件的单元阵列区域，其包括相对较小的特征或图案。相反地，区 域B可以例如表示单元阵列区域的外围核心或者其它部分，其具有与包括在区域A中的特 征或图案相比相对较大的特征或图案。具体地，与区域B中示出的具有宽度怖的特征420 相比，区域A中具有宽度W5的特征410可以相对较小。此外，在根据本发明的一些实施例 中，区域A中的特征410之间的间隔D5可以与这些特征的宽度W5相同，或者特征410之间 的间隔D5可以小于宽度W5或者大于宽度W5。区域A中的特征410可以是有源图案或者诸 如导线的导电图案。区域B中的特征420可以是有源图案或者导电图案。还应注意，不同 区域中的特征410和420可以彼此电连接或者彼此不电连接。 图5a-5f是示出在根据本发明的一些实施例中通过同时形成在自对准反转图案 化中使用的多个掩模图案来在基板中形成STI区域的方法的截面图。根据图5a，初始图案 340'(包括元件340A'和340B')形成在蚀刻掩模层330'上，蚀刻掩模层330'形成在双掩 模层320'上，双掩模层320'形成在缓冲掩模层510上，缓冲掩模层510形成在第二硬掩模 层506上，第二硬掩模层506在第一硬掩模层504上，第一硬掩模层504在衬垫氧化层(pad oxide layer) 502上，所有的层都位于基板500上。掩模图案元件340A'可以具有宽度WD2， 而掩模图案元件340B'可以具有宽度W7，宽度W7大于WD2但小于图4中的特征420的宽度 怖。相邻掩模图案元件340A'之间的节距可以为2P。 应当理解，硬掩模层504和/或506可以是仅包括一种材料的单层，或者可以是包 括两个或者多个材料层的多层结构。硬掩模层504和506还可以具有不同的蚀刻选择性。 在根据本发明的一些实施例中，缓冲掩模层510可以相对于硬掩模层506具有蚀刻选择性。 然而，在其他实施例中，缓冲掩模层510可以被省略。 如图5b所示，掩模图案(包括区域A中的掩模元件350A'和区域B中的掩模元件 320B'、330C'、350B'和350C')形成在缓冲掩模层510上。具体地，区域A和B中的掩模图 案的元件如以上参照图3a-3h所述地形成。包括间隔物350B'和350C'以及结构320B'和 其上的蚀刻掩模层330C'的掩模图案形成在区域B中以具有整体宽度W6，宽度怖大于区域 A中形成的侧壁间隔物350A'的宽度W5。 根据图5c，区域A和B中的掩模图案的元件被用作蚀刻掩模，以分别在区域A和B 中形成元件510A和510B。具体地，采用区域A中的间隔物350A'以及区域B中的间隔物 350B'和350C'、结构320B'和保留的蚀刻掩模层330C'作为掩模来图案化缓冲掩模层510 以限定缓冲掩模图案510A和510B。形成在区域A中的缓冲掩模图案510A的宽度是W5，形 成在区域B中的缓冲掩模图案510B的宽度是W6，怖比W5更宽。
如图5d所示，元件510A和510B被用于蚀刻硬掩模层506和504，以在区域A中 提供包括层506A和504A的硬掩模图案并在区域B中提供包括层506B和504B的硬掩模图 案，在硬掩模图案的下方衬垫氧化层502的一部分被暴露。 根据图5e，硬掩模图案506A/504A和506B/504B用作蚀刻掩模以蚀刻穿过衬垫氧 化层502的暴露部分并进入基板500，从而形成区域A中的隔离沟槽570A和区域B中的隔 离沟槽570B。 如图5f所示，绝缘材料形成在沟槽570A和570B中以分别在区域A和B中形成 STI区域572A和572B。此外，有源区域574A和574B限定在紧邻的隔离区域572A和572B 之间，有源区域574A和574B中的每个可以分别具有宽度W5和怖。有源区域574A和574B 可以分别对应于图4的特征/图案410和420。此夕卜，图5f示出了相邻有源区域之间的节 距可以是P。 图6a-6h是示出根据本发明的另一些实施例的形成STI区域的方法的截面图。根 据图6a，初始图案340"(包括元件340A"和340B")形成在蚀刻掩模层330"上，蚀刻掩模层 330"形成在双掩模层320"上，双掩模层320"形成在缓冲掩模层510'上，缓冲掩模层510' 形成在第二硬掩模层506'上，第二硬掩模层506'形成在第一硬掩模层504'上，第一硬掩 模层504'形成在衬垫氧化层502'上，所有的层都位于基板500'上。掩模图案元件340A" 可以具有宽度WD2。相邻掩模图案元件340A"之间的节距可以是2P。 应当理解，硬掩模层504'和/或506'可以是仅包括一种材料的单层，或者可以是 包括两个或者多个材料层的多层结构。硬掩模层504'和506'还可以具有不同的蚀刻选择 性。在根据本发明的一些实施例中，缓冲硬掩模层510'可以相对于硬掩模层506'具有蚀 刻选择性。然而，在其他的实施例中，可以省略缓冲掩模层510'。 如图6b所示，掩模图案(包括区域A中的掩模元件350A"和区域B中的掩模元 件320B"、330C"、350B"和350C")形成在缓冲掩模层510'上。具体地，区域A和B中的掩 模图案的元件可以参照图3a-3h如上所述地形成。包括相对的侧壁间隔物350B"以及结构 320B"和其上的蚀刻掩模层330C"的掩模图案形成在区域B中以具有整体宽度，该整体宽度 大于区域A中形成的间隔物350A"的宽度W5。 根据图6c，区域A和B中的掩模图案的元件被用作蚀刻掩模，以分别在区域A和B 中形成元件510A'和510B'。具体地，采用间隔物350A"(区域A中)以及间隔物350B"和 350C"、结构320B"和保留的蚀刻掩模层330C"(区域B中)作为掩模来图案化缓冲掩模层 510'，以限定缓冲掩模图案510A'和510B'。 如图6d所示，元件510A'和510B'用于蚀刻硬掩模层506'和504'，以在区域A中 提供包括层506A'和504A'的硬掩模图案并在区域B中提供包括层506B'和504B'的硬掩 模图案，在硬掩模图案的下方，部分衬垫氧化层502'被暴露。 根据图6e，宽的沟槽掩模图案620形成在区域A中的硬掩模图案 506A' /504A' /510A，和区域B中的硬掩模图案506B' /504B' /510B，上。沟槽掩模图案620 包括开口 ，在该开口中暴露出缓冲掩模图案510B'的表面。 如图6f所示，沟槽掩模图案620用作蚀刻掩模以蚀刻穿过缓冲掩模图案510B'的 暴露表面、硬掩模图案的层506B'和540B'、衬垫氧化层502'并进入基板500"，从而在区域 B中形成初始隔离沟槽(precursor isolationtrench) 670B。初始隔离沟槽670B延伸进入基板500'至深度D1。 根据图6g，在区域B中形成初始隔离沟槽670B之后，沟槽掩模图案620被从区域 A和B移除。如图6h所示，硬掩模图案506A' /504A'和506B' /504B'用作蚀刻掩模以蚀刻 穿过衬垫氧化层502'的暴露部分并进入基板500'，从而限定区域A中的隔离沟槽670A和 区域B中的隔离沟槽670C并增大区域B中的沟槽670B的深度。有源区域674A和674B分 别限定在紧邻的沟槽670A和670B之间。区域B中的沟槽670B的深度D3大于区域A中的 沟槽670A的深度D2。然而，在区域B中，各种图案可以通过各种距离彼此间隔开，并且可以 形成各种深度的沟槽。因此，如图6h所示，区域B中的沟槽670C的深度小于区域B中的沟 槽670B的深度D3。与以上参照图5f所讨论的相类似，STI区域(未示出)可以通过在沟 槽670A、670B和/或670C中沉积绝缘材料来形成。 图7是示出根据本发明的一些实施例形成的NAND闪存器件的平面图。此外，在 根据本发明的一些实施例中，突出显示的部分7500包括在随后附图中示出的各种截面图。 仍参照图7， NAND器件700包括单元阵列区域700A，单元阵列区域700A包括NAND闪存型 单元。区域700B对应于NAND闪存器件的接触区域。区域700C对应于闪存器件的外围区 域。此外，区域740对应于单元块区域，其中元件701-732对应于诸如字线的多条导线。然 而，在一些实施例中，多条导线701-732可以是位线，并且串选择线(stringselect line) SSL和/或接地选择线(ground select line)GSL可以被省略。在根据本发明的一些实施 例中，区域750对应于虚设导线(dummy conductiveline)，诸如字线、位线或金属线。在根 据本发明的一些实施例中，元件772对应于用于外围电路的导电图案。在根据本发明的一 些实施例中，区域700B用于将导线701-732连接到诸如解码器的外部电路。
图8a-14b是图7的半导体器件700的突出显示部分7500的交替的平面图和截面 图，示出了采用根据本发明的一些实施例的自对准反转图案化来同时形成多个掩模图案的 方法。如图8a-8b所示，元件800对应于其上可以形成闪存存储器件的基板，元件830对应 于可由材料TaN、 TiN、 W、 N、 H预、WSix和/或它们的组合形成的导线。在一些实施例中，元 件830可以是位线，并可以由多晶硅、金属和/或金属合金形成。元件832对应于硬掩模层， 该硬掩模层可以是包括一种材料的单层或者是包括分离的材料层的多层。元件834对应于 缓冲掩模层，该缓冲掩模层相对于硬掩模层832具有不同的蚀刻选择性。在根据本发明的 一些实施例中，元件320对应于双掩模层，元件330对应于蚀刻掩模层，元件340 (包括340A 和340B)对应于初始掩模图案。 根据图8b，具有不同间隔和宽度的多个初始图案340A和340B形成在蚀刻掩模层 330上。例如，在由截面8A-8A'示出的初始图案中的元件340A之间的间隔可以为2PC，元 件340A可以具有宽度WD3。由截面8C-8C'示出的元件340B的宽度可以为W12，根据截面 8D-8D'示出的元件340B的宽度可以为W13。 如图9a和9b所示，在根据本发明的一些实施例中，采用自对准反转图案化，多个 掩模图案形成在器件的不同区域中使得其中的元件具有不同的宽度。具体地，与以上参照 图3a-3h所描述的相类似，间隔物350A和350B (其一些包括环形部分)形成在基板的不同 区域中。根据截面8A-8A'和8B-8B'示出的间隔物350A可以具有与根据截面8C-8C'和 8D-8D'示出的间隔物350B不同的宽度。具体地，由区域AA中的间隔物350A限定的掩模图 案具有宽度W8'和间隔PC。由区域BB中的间隔物350B和350C以及结构320B和330C限定的掩模图案具有宽度W10'(在截面8C-8C'中)和宽度W11'(在截面8D-8D'中)。
现在参照图10a和图10b，分离掩模图案(s印aration mask)870形成在区域700A、 700B和700C中的掩模图案上，并被图案化以部分地暴露出例如间隔物350A的环形部分。 应当理解，在根据本发明的一些实施例中，分离掩模图案870可以是光致抗蚀剂材料。
根据图lla和图llb，移除(有时称为削减)图10a中示出的间隔物350A的暴露 环形部分以将间隔物350A的部分彼此分离，从而限定两个分离的间隔物，例如如图lla所 示。分离掩模图案870也被移除。如图12a和图12b所示，掩模图案的元件350A(区域AA 中)以及元件350B、350C、320B和330C(区域BB中)被用于蚀刻下面的缓冲掩模层834，以 限定特征或图案834A(区域AA中)以及特征或图案834B(区域BB中)。
参照图13a和图13b，特征834A和834B用作掩模以在导线层830上形成包括元 件832A和832B的反转图案。根据图14a和图14b，采用反转图案832A和832B蚀刻导线层 830，以在基板800上形成导线图案830A和830B。在一些实施例中，导线图案830A可以对 应于图7的导线701-732和/或虚设导线750。在一些实施例中，导线图案830B可以对应 于图7中的SSL、GSL和/或导电图案772。 图15a-15e是示出在根据本发明的另一些实施例中形成用于镶嵌工艺的多个掩 模图案的方法的截面图。如图15a所示，蚀刻停止层(etch stop layer)902、模型层(mold layer) 910、双掩模层320、蚀刻掩模层330和初始掩模图案340 (包括元件340A和340B)形 成在基板的区域A和B上。区域A中的元件340A可以具有相同的宽度BW1和节距2P，区 域B中的元件340B可以具有不同的宽度BW2和BW3。与以上参照图3a_3h所描述的相类 似，元件340A和340B被用作初始掩模以图案化蚀刻掩模层330和双掩模层320，从而限定 区域A中的第一掩模图案(包括元件320A和330A)和区域B中的第二掩模图案(包括元 件320B和330B)。采用各向同性蚀刻工艺从区域A移除蚀刻掩模图案330A而从区域B不 完全移除蚀刻掩模图案330B(以限定保留的蚀刻掩模图案330C)，间隔物层形成在掩模图 案上并被回蚀以限定区域A中的侧壁间隔物350A和区域B中的间隔物350B/350C。
如图15b所示，双掩模元件320A被移除，使得间隔物350A保留在区域A中以限定 自对准反转掩模图案的在区域A中的模型层910上的部分具有间隔P，间隔物350B和350C 以及它们之间的结构320B和330C限定自对准反转掩模图案的在区域B中的模型层910上 的部分。 根据图15c，采用由间隔物350A(区域A中)限定的掩模图案和由间隔物350B和 350C以及结构320B和330C(区域B中)限定的掩模图案作为掩模来蚀刻模型层910，以在 区域A和B中分别限定包括元件910A和910B的模型图案(mold pattern)。区域A中的 模型图案910A具有节距P1并在其间限定开口 Sl，开口 Sl比限定在区域B中的模型图案 910B之间的至少一些开口 S2小。蚀刻掩模层902的由模型图案910A/910B中的开口 Sl和 S2暴露的部分也可以被移除。 如图15d所示，包括阻挡层932和金属层934的镶嵌导电层930形成在模型图案 910A/910B上，以填充其间的开口 S1和S2。阻挡层932可以为约5 150 A厚，并可以采用 CVD或溅射工艺由诸如Ta、TaN、TiN、TaSiN、TiSiN和/或它们的组合的材料形成。然而，在 一些实施例中，阻挡层932可以被省略。在一些实施例中，金属层934可以由诸如Cu、W和/ 或A1的材料形成，并可以通过PVD或者电镀形成。例如，第一Cu层(具有约100 500A的厚度)可以通过PVD工艺形成，第二Cu层(具有约1000 10000 A的厚度)可以采用 第一 Cu层作为籽晶层通过电镀工艺形成。 参照图15e，导电层930的在模型图案910A/910B的开口 S1和S2外面的部分通 过平坦化工艺移除，以分别在区域A和B中限定多个导线图案930A和930B。例如，在一些 实施例中可以使用回蚀工艺和/或CMP工艺。模型图案910A/910B可以被移除，以在区域 A中限定相对较精细的导线图案930A并在区域B中限定相对较大的导线图案930B。在一 些实施例中导线图案930A可以对应于图7的导线701-732，在一些实施例中导线图案930B 可以对应于图7的SSL、GSL和/或导电图案772。 如上所述，根据本发明的实施例能够提供采用自对准反转图案化来同时形成多个 掩模图案，其中掩模图案包括具有不同宽度的各掩模图案元件。例如，在根据本发明的一些
实施例中，具有不同宽度和/或其间的不同间隔的掩模元件能够同时形成在特征层上，该
特征层可以随后采用其中具有不同尺寸/间隔的元件的掩模图案而被蚀刻。 此外，在根据本发明的一些实施例中，一个掩模图案可以通过在器件的一个区域
中移除具有形成于其上的侧壁间隔物的结构而形成，而器件的第二区域包括保留在侧壁间
隔物之间的结构。具体地，结构可以包括具有不同蚀刻选择性的至少两个层，其中第二区域
中的结构的最上层的厚度大于第一区域中的结构的宽度的一半。因此，当两个结构被各向
同性蚀刻时，第一区域中的结构的最上层可以被移除，而不完全移除第二区域中的结构的
最上层，第二区域中的结构的保留最上层可以被用作掩模以从第一区域移除结构。从而，在
上述的第一区域中，掩模元件可以包括侧壁间隔物本身，该侧壁间隔物在结构从第一区域
移除后保留。然而，第二区域中的掩模元件可以包括侧壁间隔物以及保留在其间的结构。因
此，包括在器件的不同区域的不同掩模图案中的不同元件可以具有不同的尺寸，该不同的
元件可以被用于在随后的步骤中图案化一个或者多个器件层以提供具有不同尺寸的特征。 本申请要求于2008年10月22日提交到韩国知识产权局的韩国专利申请
No. 10-2008-0103721的优先权，其公开通过引用整体结合于此。本申请还涉及美国专利申
请No. 12/418023。
权利要求
一种制造半导体器件的方法，该方法包括分别在特征层的第一区域和第二区域上形成第一掩模结构和第二掩模结构，所述第一掩模结构和所述第二掩模结构中的每个包括双掩模图案和在该双掩模图案上的蚀刻掩模图案，该蚀刻掩模图案相对于所述双掩模图案具有蚀刻选择性；各向同性蚀刻所述第一掩模结构和所述第二掩模结构的蚀刻掩模图案，以从所述第一掩模结构移除蚀刻掩模图案并保留蚀刻掩模图案在所述第二掩模结构上的至少一部分；在所述第一掩模结构和所述第二掩模结构的相对侧壁上形成间隔物；以及采用蚀刻掩模图案在所述第二掩模结构上的部分作为掩模来从所述第一区域的间隔物之间选择性地移除所述第一掩模结构，以在所述第一区域中限定第一掩模图案并在所述第二区域中限定第二掩模图案，所述第一掩模图案包括相对的侧壁间隔物并且在相对的侧壁间隔物之间具有空隙，所述第二掩模图案包括相对的侧壁间隔物并且所述第二掩模结构在相对的侧壁间隔物之间。
2. 根据权利要求1所述的方法，还包括采用所述第一掩模图案作为掩模来图案化所述特征层以在所述第一区域上限定第一特征，并采用所述第二掩模图案作为掩模来图案化所述特征层以在所述第二区域上限定第二特征，该第二特征具有比所述第一特征大的宽度。
3. 根据权利要求1所述的方法，其中在各向同性蚀刻之前，所述第二掩模结构的蚀刻掩模图案的厚度大于所述第一掩模结构的蚀刻掩模图案的宽度的一半。
4. 根据权利要求1所述的方法，其中形成所述间隔物包括在所述第一掩模结构和所述第二掩模结构上形成间隔物掩模层，所述间隔物掩模层相对于所述蚀刻掩模图案和/或所述双掩模图案具有蚀刻选择性；以及蚀刻所述间隔物掩模层以分别暴露所述第一掩模结构和所述第二掩模结构在其相对的侧壁之间的表面；以及其中选择性地移除所述第一掩模结构包括采用蚀刻掩模图案在所述第二掩模结构上的部分作为掩模来蚀刻所述第一掩模结构和所述第二掩模结构的暴露表面，以移除所述第一掩模结构的双掩模图案而基本上不移除所述第二掩模结构的双掩模图案。
5. 根据权利要求1所述的方法，其中形成所述第一掩模结构和所述第二掩模结构包括在基板的所述第一区域和所述第二区域上形成双掩模层；在所述双掩模层上形成所述蚀刻掩模图案，所述蚀刻掩模图案包括在所述第一区域中的双掩模层上的第一部分和在所述第二区域中的双掩模层上的第二部分，该第二部分比所述第一部分宽；以及采用所述蚀刻掩模图案作为掩模来图案化所述双掩模层，以在所述第一区域上限定所述第一掩模结构并在所述第二区域上限定所述第二掩模结构，该第二掩模结构的宽度大于所述第一掩模结构的宽度。
6. 根据权利要求5所述的方法，其中形成所述蚀刻掩模图案包括在所述基板的所述第一区域和所述第二区域上的所述双掩模层上形成蚀刻掩模层；在所述蚀刻掩模层上形成掩模图案，该掩模图案包括所述第一区域上的第一部分和所述第二区域的第二部分；以及采用所述掩模图案来图案化所述蚀刻掩模层以在所述双掩模层上限定所述蚀刻掩模图案。
7. 根据权利要求5所述的方法，其中所述双掩模层包括含硅层和含碳层中的至少一个。
8. 根据权利要求1所述的方法，其中所述第一区域包括存储单元的有源区域，以及其中所述第二区域包括外围电路区域。
9. 根据权利要求1所述的方法，其中所述特征层包括半导体基板，并且在形成所述第一掩模结构和所述第二掩模结构之前该方法还包括以下步骤在基板的第一区域和第二区域上形成衬垫氧化层；以及在所述基板的第一区域和第二区域上的所述衬垫氧化层上形成硬掩模层；其中形成所述第一掩模结构和所述第二掩模结构包括在所述硬掩模层上形成所述第一掩模结构和所述第二掩模结构。
10. 根据权利要求9所述的方法，其中形成所述硬掩模层包括在所述衬垫氧化层上形成第一硬掩模层；以及在所述第一硬掩模层上形成第二硬掩模层，所述第二硬掩模层包括相对于所述第一硬掩模层的材料具有蚀刻选择性的材料。
11. 根据权利要求9所述的方法，还包括在形成所述第一掩模结构和所述第二掩模结构之前，在所述硬掩模层上形成缓冲掩模层，所述缓冲掩模层包括相对于所述硬掩模层的材料具有蚀刻选择性的材料。
12. 根据权利要求11所述的方法，还包括采用所述间隔物作为掩模来图案化所述缓冲掩模层以在所述第一区域上限定缓冲掩模图案的第一部分，并采用所述第二掩模结构和在其相对的侧壁上的间隔物作为掩模来图案化所述缓冲掩模层以在所述第二区域上限定所述缓冲掩模图案的第二部分，其中该第二部分比该第一部分宽；采用所述缓冲掩模图案作为掩模来图案化所述硬掩模层，以限定暴露部分所述衬垫氧化层的硬掩模图案；采用所述硬掩模图案作为掩模来图案化所述衬垫氧化层和所述基板以在所述基板的第一区域中限定第一隔离沟槽并在所述基板的第二区域中限定第二隔离沟槽；以及用绝缘层填充所述第一隔离沟槽和所述第二隔离沟槽，以在所述基板的第一区域中限定第一有源区域并在所述基板的第二区域中限定第二有源区域，其中所述第二有源区域比所述第一有源区域宽。
13. 根据权利要求12所述的方法，在图案化所述衬垫氧化层和所述基板之前还包括在所述硬掩模图案上形成沟槽掩模图案，在所述第二区域上所述沟槽掩模图案在其中包括开口 ；采用所述沟槽掩模图案中的开口来图案化所述第二区域中的所述硬掩模图案、所述衬垫氧化层和所述基板，以在所述基板的第二区域中限定初始隔离沟槽；以及然后移除所述沟槽掩模图案，其中图案化所述衬垫氧化层和所述基板包括图案化所述衬垫氧化层和所述基板以在所述基板的第一区域中限定所述第一隔离沟槽并增大所述初始隔离沟槽的深度，从而在所述基板的第二区域中限定所述第二隔离沟槽，其中所述第二隔离沟槽延伸到所述基板中超过所述第一隔离沟槽。
14. 根据权利要求1所述的方法，其中所述特征层包括导电层，并且所述方法还包括采用所述间隔物作为掩模来图案化所述导电层以在所述第一区域上限定第一导电图案，并采用所述第二掩模结构和形成在其相对的侧壁上的所述间隔物作为掩模来图案化所述导电层以在所述第二区域上限定第二导电图案，该第二导电图案的宽度大于所述第一导电图案的宽度。
15. 根据权利要求14所述的方法，其中所述第一导电图案包括栅极电极、位线、字线和虚设导线中的至少一个。
16. 根据权利要求14所述的方法，还包括在所述间隔物上形成分离掩模图案并暴露所述间隔物的一部分；采用所述分离掩模图案作为掩模来选择性地蚀刻所述间隔物的暴露部分以分离所述间隔物的一部分；以及然后移除所述分离掩模图案。
17. 根据权利要求1所述的方法，其中所述第一掩模图案包括所述第一区域中的多个掩模元件，并且其中所述第二掩模图案包括所述第二区域中的多个掩模元件，所述第二区域中的多个掩模元件各自的宽度大于所述第一区域中的多个掩模元件各自的宽度。
18. 根据权利要求17所述的方法，其中所述第一区域中的多个掩模元件中的一些具有不同的宽度。
19. 根据权利要求1所述的方法，其中所述特征层包括基板，并且在形成所述第一掩模结构和所述第二掩模结构之前该方法还包括以下步骤在所述基板的所述第一区域和所述第二区域上形成蚀刻停止层；以及在所述基板的所述第一区域和所述第二区域上形成模型层，其中形成所述第一掩模结构和所述第二掩模结构包括在所述模型层上形成所述第一掩模结构和所述第二掩模结构，并且在将所述第一掩模结构从所述第一区域的间隔物之间选择性地移除之后还包括以下步骤采用所述间隔物作为掩模来图案化所述模型层，以形成模型图案的限定所述基板的所述第一区域上的第一开口的第一部分，并采用所述第二掩模结构和其相对侧壁上的所述间隔物作为掩模来图案化所述模型层以形成所述模型图案的限定所述基板的第二区域上的第二开口的第二部分，所述第二开口比所述第一开口宽；形成导电层以分别填充在所述基板的所述第一区域和所述第二区域上的模型图案中的所述第一开口和所述第二开口 ；以及移除所述模型图案以在所述第一区域中限定导电的精细图案并在所述第二区域中限定导电的器件图案，其中所述导电的器件图案比所述导电的精细图案宽。
20. —种器件，包括基板，包括第一区域和第二区域；在所述基板的所述第一区域上的多个第一特征；以及在所述基板的所述第二区域上的多个第二特征，所述多个第二特征各自的宽度大于所述第一区域中的多个第一特征各自的宽度，其中通过以下步骤所述多个第一特征和所述多个第二特征形成在所述基板的所述第 一区域和所述第二区域上分别在特征层的第一区域和第二区域上形成第一掩模结构和第二掩模结构，所述第一 掩模结构和所述第二掩模结构中的每个包括双掩模图案和在该双掩模图案上的蚀刻掩模 图案，所述蚀刻掩模图案相对于所述双掩模图案具有蚀刻选择性；各向同性蚀刻所述第一掩模结构和所述第二掩模结构的蚀刻掩模图案，以从所述第一 掩模结构移除蚀刻掩模图案并保留蚀刻掩模图案在所述第二掩模结构上的至少一部分；在所述第一掩模结构和所述第二掩模结构的相对侧壁上形成间隔物；采用蚀刻掩模图案在所述第二掩模结构上的部分作为掩模从所述间隔物之间选择性 地移除所述第一掩模结构；以及采用所述间隔物作为掩模来图案化所述特征层以在所述第一区域上限定所述多个第 一特征，并采用所述第二掩模结构和在其相对的侧壁上的间隔物作为掩模来图案化所述特 征层以在所述第二区域上限定所述多个第二特征。
21.根据权利要求20所述的方法，其中在各向同性蚀刻之前，所述第二掩模结构的蚀 刻掩模图案的厚度大于所述第一掩模结构的蚀刻掩模图案的宽度的一半。
全文摘要
本发明提供了一种在集成电路器件中形成精细图案的方法。一种制造集成电路器件的方法包括分别在特征层的第一和第二区域上形成第一和第二掩模结构。每个掩模结构包括双掩模图案和蚀刻掩模图案。各向同性蚀刻第一和第二掩模结构的蚀刻掩模图案，以从第一掩模结构移除蚀刻掩模图案并保留蚀刻掩模图案在第二掩模结构上的至少一部分。在第一和第二掩模结构的相对侧壁上形成间隔物。采用蚀刻掩模图案在第二掩模结构上的部分作为掩模将第一掩模结构从第一区域的间隔物之间选择性地移除，以分别在第一和第二区域中限定第一和第二掩模图案。分别采用第一和第二掩模图案作为掩模来图案化特征层以在第一区域上限定第一特征并在第二区域上限定第二特征。
文档编号H01L21/3205GK101728332SQ20091020774
公开日2010年6月9日 申请日期2009年10月22日 优先权日2008年10月22日
发明者朴尚容, 朴载宽, 李宁浩, 沈载煌 申请人:三星电子株式会社