专利名称：半导体器件制造方法
技术领域：
本发明涉及具有布线的半导体器件的制造方法，该布线中堆叠了多个导电层，本
发明还涉及具有布线的半导体器件的制造方法，其中多个导电层分别由不同的材料制成。
特别地，本发明涉及具有布线的半导体器件的制造方法，在该布线中，含有铝(Al)作为主 要成分的导电层堆叠在含有钼(Mo)作为主要成分的导电层上。
背景技术：
提出了通过在绝缘表面上堆叠多个导电层并蚀刻该叠层来制造布线的方法(见 参考1 :日本待审专利申请No. H07-169837)。 结合图6A至6C解释参考1所提及的布线制造方法。在绝缘表面600上形成第一 导电层601和第一导电层601之上的第二导电层602。在第二导电层602上形成抗蚀剂掩 模603(图6A)。使用掩模603，干法蚀刻第二导电层602直至暴露第一导电层601的表面， 以形成被处理成任意形状的第二导电层612 (图6B)。使用剩余的掩模对第一导电层601进 行湿法蚀刻以形成第一导电层611。这样形成了具有第一导电层611和第二导电层612的 叠层的布线(图6C)。 在参考1所提及的布线制造方法中，在进行湿法蚀刻以处理第一导电层601时，第 二导电层612的蚀刻速率远小于第一导电层601的蚀刻速率。这样，使已经被处理成任意 形状的第二导电层612在该湿法蚀刻几乎不会被蚀刻。 在参考1提及的布线制造方法中，在湿法蚀刻时，将第二导电层612的蚀刻速率设 成低于第一导电层601的蚀刻速率。因此，在该湿法蚀刻中，第一导电层611有由于第二导 电层612端部被蚀刻而(甚至内侧上)被挖空的危险，或者有着具有第一导电层611和第 二导电层612的叠层的布线具有倒锥形的形状(见图6C)的危险。当以这种方式在该布线 上形成薄膜时，会发生诸如薄膜不连续的问题。
发明内容
本发明的目标是防止具有多个导电层的叠层被挖空和具有倒锥形形状，并降低诸 如形成于该布线上的薄膜不连续的问题。 本发明的一个特征在于，在半导体器件制造方法中，该方法包含步骤在绝缘表 面上形成第一导电层；在第一导电层上形成第二导电层；在该第二导电层上形成抗蚀剂掩 模；使用该掩模通过干法蚀刻进行第一蚀刻而将第二导电层处理成任意形状；以及使用剩 下的掩模通过湿法蚀刻进行第二蚀刻而处理该第一导电层以形成布线，其中在该干法蚀刻 中，将第二导电层的蚀刻速率设成高于第一导电层的蚀刻速率(方面l)，且在该湿法蚀刻 中，将第二导电层的蚀刻速率设成等于或高于第一导电层的蚀刻速率(方面2)。
钼可用作第一导电层的材料，含有铝作为主要成分的金属可以用作第二导电层的 材料。当钼用作第一导电层的材料且含有铝作为主要成分的材料用作第二导电层的材料 时，实现"在该湿法蚀刻中第二导电层的蚀刻速率设成等于或高于第一导电层的蚀刻速率"的陈述，即根据下述条件1的上述方面2。 使用磷酸和硝酸的混合溶液进行湿法蚀刻，其中磷酸和硝酸的浓度之比为70%或 更高(条件1)。 注意，在条件1中，该混合溶液的温度为4(TC或更高。
此外，第一导电层还可连接到诸如薄膜晶体管的元件。 已知的是，干法蚀刻_各向异性蚀刻_依赖于掩模精确地处理。由于使用干法蚀 刻处理第二导电层，可以改善第二导电层的处理精度。 根据方面l，"在干法蚀刻中，将第二导电层的蚀刻速率设成高于第一导电层的蚀 刻速率"，使得在该干法蚀刻中处理第二导电层时留下第一导电层以覆盖该绝缘表面。因 此，在干法蚀刻中产生的电荷可以通过在绝缘表面上残留下来的第一导电层作为路径释 放。相应地，可以防止在干法蚀刻中产生的电荷积聚在绝缘薄膜等中，因此可以减小由于积 聚电荷引起的诸如介电击穿的损伤。 由于在湿法蚀刻中不产生类似干法蚀刻中的等离子体，电荷不会积聚在绝缘膜等 中，因此不存在诸如介电击穿的损伤这样的问题。采用湿法蚀刻处理第一导电层；因此不存 在诸如介电击穿的损伤问题，即使没有在干法蚀刻期间由于该工艺引起的电荷可以释放的 路径。因此，可以通过湿法蚀刻来蚀刻该第一导电层，直至暴露处该绝缘表面的一部分。
根据方面2，"在湿法蚀刻中，将第二导电层的蚀刻速率设成等于或高于第一导电 层的蚀刻速率"，从而通过湿法蚀刻处理的第一导电层的端部置于和第二导电层的端部相 同的位置，或者置于该第二导电层的端部之外。因此，在具有第一导电层和第二导电层的叠 层的布线中，该第一导电层不会有这样的风险由于第二导电层端部被蚀刻而使第一导电 层(甚至内侧上)被挖空的危险，且该布线不会具有倒锥形的形状。因此，可以减少诸如在 该叠层布线上形成的薄膜不连续的问题。 当钼用作第一导电层的材料且含有铝作为主要成分的材料用作第二导电层的材 料时，发现通过执行湿法蚀刻，使得条件l"使用磷酸和硝酸的混合溶液执行湿法蚀刻，其中 磷酸和硝酸的浓度之比为70%或更高"得到满足，由此可实现方面2。 此外，和使用干法蚀刻相比，湿法蚀刻对待蚀刻的层的底部的物理损伤更小，并可
对该底部有着更高的选择性；因此可以降低暴露的绝缘表面上的不平坦。另外，湿法蚀刻还
可清洗掉在干法蚀刻期间产生的灰尘或残渣、存在于绝缘表面上的灰尘等。 如前所述，通过干法蚀刻并接着进行湿法蚀刻而形成叠层布线，可改善处理精度，
使其高于只使用湿法蚀刻的情形。此外，还可形成该布线而没有干法蚀刻期间的诸如介电
击穿的损伤。该叠层布线可制成优选的形状，并可防止在该叠层布线的侧表面和该叠层布
线上形成的薄膜之间形成间隙。因此，可以减少诸如薄膜不连续的问题。 特别是当该第一导电层连接到元件时，干法蚀刻中产生的电荷会对该元件产生极
严重的负面效应；因此担心击穿该元件。对于该第一导电层连接到元件的情形，本发明可有
效地能够防止该元件击穿。 —旦阅读了结合附图的如下详细描述，本发明的这些及其它目标、特征、和优点将 变得更加明显。
在附图中
图1A至ID为分别表示实施方式1的视图；图2A至2F为分别表示实施方式2的视图；图3为示出了实施方式4的曲线图；图4为示出了实施方式4的曲线图；图5A至5G为分别表示实施方式5的视图；图6A至6C为分别表示传统实例的视图；图7A至7D为分别示出根据本发明特定方面的电子装置的视8A至8D为分别表示实施方式1的视图；图9为表示实施例2的视图；图10A和10B为分别表示实施例3的视图；图11A和11B为分别表示实施例4的视图；图12A至12C为分别表示实施例5的视图；以及图13A至13C为分别表示实施例6的视图。
具体实施例方式[实施方式1] 将结合图1A至ID解释实施方式1。 在绝缘表面100上形成第一导电层101。第一导电层101也可具有叠层结构。在 第一导电层101上形成第二导电层102。第二导电层102也可具有叠层结构。在第二导电 层102上形成抗蚀剂掩模103。 使用掩模103通过干法蚀刻执行第一蚀刻以处理第二导电层102。在该干法蚀刻 中，将第二导电层102的蚀刻速率设成高于第一导电层101的蚀刻速率。这样就形成了第 二导电层112(图1B)。 使用剩余的掩模103通过湿法蚀刻执行第二蚀刻以处理第一导电层101。在该湿 法蚀刻中，将第二导电层112的蚀刻速率设成等于或高于第一导电层101的蚀刻速率。这 样就形成了具有第二导电层122和第一导电层111的叠层(图1C)的布线或者具有第二导 电层132和第一导电层111的叠层的布线(图1D)。在该湿法蚀刻中，当第二导电层112和 第一导电层101的蚀刻速率相同时得到图1C的结构，而当第二导电层112的蚀刻速率高于 第一导电层101的蚀刻速率时得到图1D的结构。
之后，除去掩模103。 此外，通过使第一导电层101的厚度小于第二导电层102的厚度，可减小在该湿法 蚀刻中沿平行于绝缘表面方向上待蚀刻的量。图8A至8D分别示出了图1A至1D中第一导 电层101的厚度小于第二导电层102的厚度的情形的示例。在图8A至8D中，用相同的参 考数字表示和图1A至1D中相同的部分，并省略了对其的描述。 如图8A至8D所示，通过将第一导电层101的厚度减小成小于第二导电层102的 厚度，可进一步改善布线的处理精度。 例如，通过使第二导电层102厚度为第一导电层101厚度的5倍或更多倍，优选为IO倍或更多倍，可进一步改善布线的处理精度。此外，第二导电层102的厚度可以为300nm 至7iim。[实施方式2] 将结合图2A至2F解释实施方式2。 在绝缘表面100上形成第一导电层201。第一导电层201也可具有叠层结构。在 第一导电层201上形成第二导电层202。第二导电层202也可具有叠层结构。在第二导电 层202上形成第三导电层203。第三导电层203也可具有叠层结构。在第三导电层203上 形成抗蚀剂掩模204(图2A)。 使用掩模204通过第一蚀刻处理第三导电层203。在该蚀刻中，将第三导电层203 的蚀刻速率设成高于第二导电层202的蚀刻速率。这样就形成了第三导电层213(图2B)。 至于该第一蚀刻，可以使用干法蚀刻或者湿法蚀刻。 使用剩余的掩模203通过干法蚀刻执行第二蚀刻以处理第二导电层202。在该干 法蚀刻中，将第二导电层202的蚀刻速率设成高于第一导电层201的蚀刻速率。这样就形 成了第二导电层212(图2C)。 使用剩余的掩模204通过湿法蚀刻执行第三蚀刻以处理第一导电层201 。在该湿 法蚀刻中，将第二导电层212的蚀刻速率设成等于或高于第一导电层201的蚀刻速率，且等 于或低于第三导电层213的蚀刻速率。这样就形成了具有第三导电层223、第二导电层222 和第一导电层211的叠层的布线(图2D);具有第三导电层233、第二导电层232和第一导 电层211的叠层的布线(图2E);或者具有第三导电层243、第二导电层242和第一导电层 211的叠层的布线(图2F)。在该湿法蚀刻中，当第三导电层213、第二导电层212、及第一 导电层201的蚀刻速率都相同时得到图2D的结构。在该湿法蚀刻中，当第三导电层213的 蚀刻速率高于第二导电层212的蚀刻速率且第二导电层212和第一导电层201的蚀刻速率 相同时得到图2E的结构。在该湿法蚀刻中，当第三导电层213的蚀刻速率高于第二导电层 212的蚀刻速率且第二导电层212的蚀刻速率高于第一导电层201的蚀刻速率时得到图2F 的结构。 之后，除去掩模204。 此外，通过使第一导电层201的厚度小于第二导电层202的厚度，可减小在该湿法 蚀刻中沿平行于绝缘表面方向的待蚀刻的量。这样可进一步改善布线的处理精度。
例如，通过使第二导电层202厚度为第一导电层201厚度的5倍或更多倍，优选10 倍更多倍，可进一步改善布线的处理精度。此外，第二导电层202的厚度可以为300nm至 7 ii m。 在实施方式2中，在执行第二蚀刻(干法蚀刻)和第三蚀刻(湿法蚀刻)之前，执 行用于蚀刻第三导电层203的第一蚀刻。然而，本发明不限于此，本发明还可应用于这样的 结构在该第三导电层上另外形成一导电层并通过蚀刻处理该导电层之后，通过蚀刻处理 第三导电层203。
[实施方式3] 实施方式3将解释实施方式1和实施方式2中第一导电层和第二导电层的材料的 具体实例。 可使用钛(Ti)、钼(Mo)、钨(W)、钽(Ta)、或其合金的氮化物薄膜制作第一导电层。
诸如含有铝作为主要成分的材料可以用作第二导电层。 至于含有铝作为主要成分的材料，还可以使用下述材料中的任意一种纯铝；含有硅(Si)、钛(Ti)、钕(Nd)、或钪(Sc)的铝合金；或者铝中添加了镍(Ni)、钼(Mo)、和碳(C)中的一种或多种元素的材料。或者，也可以使用这些材料的叠层。 可使用钛(Ti)、钼(Mo)、鸨(W)、钽(Ta)、或其合金的氮化物薄膜制作实施方式2
中的第三导电层。
[实施方式4] 实施方式4将解释实施方式1和实施方式2中第一导电层的材料使用钼且第二导电层的材料使用含有铝作为主要成分的材料的情况。 至于含有铝作为主要成分的材料，还可以使用下述材料中的任意一种纯铝；含有硅(Si)、钛(Ti)、钕(Nd)、或钪(Sc)的铝合金；或者铝中添加了镍(Ni)、钼(Mo)、和碳(C)中的一种或多种元素的材料。或者，也可以使用这些材料的叠层。 在干法蚀刻第二导电层(对应于实施方式1中的第一蚀刻以及实施方式2中的第二蚀刻)时，可以使用氯基气体。Cl2、BCl3、SiCl4和CCl4中的至少一种气体可用作该氯基气体。 在湿法蚀刻第一导电层(对应于实施方式1中的第二蚀刻以及实施方式2中的第三蚀刻)时，使用含有磷酸和硝酸的混合溶液执行该蚀刻，发现磷酸和硝酸的浓度之比即(磷酸/硝酸)X100(X)充分地设定为70%。参考图3的曲线图解释该湿法蚀刻的条件。
图3为示出了含有磷酸和硝酸的混合溶液中磷酸和硝酸浓度之比即(磷酸浓度/硝酸浓度)X100(% )和蚀刻速率(nm/min)之间关系的曲线图，假设材料分别包含钼(在该图中用Mo表示)和铝(在该图中用A1表示)作为主要成分。注意，该混合溶液的温度为40°C。从图3可明显看出，当磷酸和硝酸浓度之比为70%或更高时，含有铝作为主要成分的材料的蚀刻速率可设成高于钼的蚀刻速率。 因此，通过使磷酸和硝酸的浓度之比为70%或更高，可将第二导电层的蚀刻速率设成等于或高第一导电层的蚀刻速率。 将参考图4解释当磷酸和硝酸的浓度之比保持不变时，该混合溶液的温度和蚀刻速率之间的关系。 图4为示出了含有磷酸和硝酸的混合溶液的温度(□)和蚀刻速率(nm/min.)之间关系的图，假设材料分别包含钼(在该图中用Mo表示)和铝(在该图中用A1表示)作为主要成分。从图4可明显看出，当该混合溶液的温度约40°C或更高时，含有铝作为主要成分的材料的蚀刻速率可设成高于钼的蚀刻速率。 因此，通过使磷酸和硝酸的浓度之比即(磷酸浓度/硝酸浓度)X 100(% )为70%或更高且使该混合溶液约为4(TC或更高，在第一导电层的湿法蚀刻中，可将第二导电层的蚀刻速率设成等于或高于第一导电层的蚀刻速率。
[实施方式5] 实施方式5将解释使用本发明制造的半导体器件的示例。 必须精密地且高精度地形成连接到薄膜晶体管的布线。此外，由于是在绝缘表面上形成薄膜晶体管，特别是由于在制造过程中所产生电荷引起的介电击穿成为问题。根据本发明，可以形成具有精密和优选形状的布线而不导致诸如介电击穿的损坏。因此，本发明对于形成连接到薄膜晶体管的布线的情形尤其有效。 将参考图5A至5G解释连接到薄膜晶体管的布线的示例。 在图5A中，参考数字500表示绝缘表面，501表示半导体层，502表示第一绝缘膜，503表示第一布线，504表示第二绝缘膜，505表示第二布线。此外，参考数字506表示薄膜晶体管，其包含半导体层501、和半导体层501交叠的第一布线503的一部分、以及夹在第一布线503和半导体层501之间的第一绝缘膜502的一部分。和半导体层501交叠的第一布线503的部分将成为薄膜晶体管506的栅电极，夹在第一布线503和半导体层501之间的第一绝缘膜502的部分将成为薄膜晶体管506的栅绝缘膜。第二布线505通过设在第二绝缘膜504中的接触孔连接到薄膜晶体管506的半导体层501。 绝缘表面500还可以是由玻璃、石英、树脂等制成的绝缘衬底的表面，还可以是设在这种绝缘衬底上的基膜的表面，还可以是设在导电衬底上的基膜的表面，或者还可以为设在半导体衬底上的绝缘膜的表面。 第一布线503或第二布线505为连接到薄膜晶体管506的布线。 尽管图5A将第二布线505示成由两层叠层形成的布线，但其不限于此，可以形成
多层布线。第二布线505的第二导电层(上层)可制成厚度为300nm至7 y m。 尽管图5B将第一布线503示成由两层叠层形成的布线，但其不限于此，可以形成
多层布线。第一布线503的第二导电层(上层)可制成厚度为300nm至2 y m。 在图5C中，用相同的参考数字表示和图5A及5B相同的部分，并省略了对其描述。
参考数字515表示第二布线，516表示第三布线。第二布线515通过设在第二绝缘膜504内
的接触孔连接到薄膜晶体管506的半导体层501。第三布线516连接到第二布线515并连
接到半导体层501。注意，"连接"这一纯粹表述包含电连接。 第一布线503、第二布线515、或第三布线516为连接到薄膜晶体管506的布线。 尽管图5C将第二布线515示成由两层叠层形成的布线，但其不限于此，可以形成
多层布线。第二布线515的第二导电层(上层)可制成厚度为300nm至7ym。 尽管图5D将第三布线516示成由两层叠层形成的布线，但其不限于此，可以形成
多层布线。第三布线516的第二导电层(上层)可制成厚度为300nm至2ym。 在图5E中，用相同的参考数字表示和图5A至5D相同的部分，并省略了对其描述。
参考数字527表示第三布线，526表示第三绝缘膜。第二布线515通过设在第二绝缘膜504
内的接触孔连接到薄膜晶体管506的半导体层501 。第三布线527通过设在第三绝缘膜526
内的接触孔连接到第二布线515并连接到半导体层501。注意，"连接"这一纯粹表述包含
电连接。 第一布线503、第二布线515、或第三布线527为连接到薄膜晶体管506的布线。
尽管图5E将第三布线527示成由两层叠层形成的布线，但其不限于此，可以形成多层布线。第三布线527的第二导电层(上层)可制成厚度为300nm至7 y m。
在图5F中，参考数字500表示绝缘表面，533表示第一布线，532表示第一绝缘膜，531表示半导体层，535表示第二布线。此外，参考数字536表示薄膜晶体管，其包含半导体层531、和半导体层531交叠的第一布线533的一部分、以及夹在第一布线533和半导体层531之间的第一绝缘膜532的一部分。和半导体层531交叠的第一布线533的部分将成为薄膜晶体管536的栅电极，夹在第一布线533和半导体层531之间的第一绝缘膜532的部分将成为薄膜晶体管536的栅绝缘膜。第二布线535连接到薄膜晶体管536的半导体层531。 第一布线533或第二布线535为连接到薄膜晶体管536的布线。 尽管图5F将第一布线533示成由两层叠层形成的布线，但其不限于此，可以形成
多层布线。第一布线533的第二导电层(上层)可制成厚度为300nm至5 y m。 尽管图5G将第二布线535示成由两层叠层形成的布线，但其不限于此，可以形成
多层布线。第二布线535的第二导电层(上层)可制成厚度为300nm至7 y m。 通过实施方式1至实施方式4的任意组合可以实现该实施方式。[实施例l] 本实施例将解释实施方式3和实施方式4的情形中布线的具体制造方法，其中第一导电层使用钼，第二导电层使用含有铝为主要成分的材料。 在绝缘表面上形成第一导电层的钼，其厚度为10nm至300nm，优选为50nm至150nm。在该实施例中，第一导电层的钼的厚度为100nm。在该第一导电层上形成第二导电层的含有铝作为主要成分的材料，其厚度为300nm至5 y m，优选为500nm至1 y m。在该实施例中，第二导电层的铝的厚度为700nm。 在该第二导电层上形成抗蚀剂掩模以使用BC13气体和Cl2气体执行干法蚀刻。在该干法蚀刻中，优选将铝的蚀刻速率和钼的蚀刻速率之比(选择性)设置为io或更大。
至于干法蚀刻，使用ICP (感应耦合等离子体)蚀刻设备。ICP蚀刻设备可容易地控制等离子体，甚至能在大尺寸处理衬底的情况下有响应。在该实施例中，由MatsushitaElectric Industrial Co. ，Ltd.制造的E645被用作ICP蚀刻设备。气体流量之比设置为BC13/C12 = 60/20sccm，气体压强为1. 9Pa， ICP功率为450W，偏置功率为IOOW。将蚀刻时间(207秒)设置为处理时间，所述蚀刻时间为应有蚀刻时间(147秒)加上过度蚀刻时间。
通过在上述条件下执行该干法蚀刻，可以将铝的蚀刻速率和钼的蚀刻速率之比(选择性)设置成30或更高。 接着，使用剩余的掩模通过采用含有磷酸和硝酸的混合溶液执行湿法蚀刻。在上述混合溶液中，磷酸和硝酸的浓度比例设成70 % ，该溶液的温度设为40°C 。该湿法蚀刻进行30秒。 通过在上述条件下进行该湿法蚀刻，钼的蚀刻速率约为220nm/min，铝的蚀刻速率约为250nm/min。通过蚀刻处理由钼制成的第一导电层时，蚀刻由铝制成的第二导电层直至将其端部蚀刻到该掩模端部之内125nm。 这样可以制成由钼形成的第一导电层和由铝形成的第二导电层的叠层布线。
[实施例2] 用于制造本发明的半导体器件的方法可应用于制造用作无线芯片(亦称为无线处理器、无线存储器、或无线标签)的半导体器件的方法。 该无线芯片能够读出和写入数据而不接触外部装置，使用天线发射数据。 参考图9解释该无线芯片的结构。该无线芯片由薄膜集成电路701及与其连接的
天线702制成。 使用诸如薄膜晶体管、存储元件、二极管、光电转换元件、电阻元件、线圈、与/或电容器元件的元件形成薄膜集成电路701。本发明可应用于制造连接到这些元件的布线的方法。图9将薄膜晶体管703示成薄膜集成电路701中所包含的元件的实例。
如图9所示，在薄膜集成电路701上形成层间绝缘膜704。在层间绝缘膜704中形成通过接触孔连接到薄膜晶体管703的天线702。 本发明可应用于天线702的制造方法。对于通过蚀刻处理分别连接到薄膜集成电路701的各个元件(图9中的薄膜晶体管703)的导电层而形成天线702的情形，本发明尤
其有效。 尽管图9将天线702示成由两层叠层形成的布线，但其不限于此，可以形成多层布线。天线702的第二导电层(上层)可制成厚度为3i!m至7iim。 此外，还可以在层间绝缘膜704和天线702上形成由氮化硅薄膜等制成的垒。使用本发明的制造布线的方法，天线702可具有优选的形状，因此可以增大天线702和形成于天线702上的垒薄膜之间的粘合性并可增强半导体器件的可靠性。 在图9所示的结构中，在层间绝缘膜704上形成天线702。该结构对应于通过使用图5A所示的第二布线505形成天线702的情形。然而，本发明不限于此。还可以使用例如下述布线形成该天线图5A的第一布线503，图5B的第一布线503，图5B的第二布线505，图5C的第一布线503，图5C的第二布线515，图5C的第三布线516，图5D的第一布线503，图5D的第二布线515，图5D的第三布线516，图5E的第一布线503，图5E的第二布线515，图5E的第三布线527，图5F的第一布线533，图5F的第二布线535，图5G的第一布线533，或图5G的第二布线535。 无线芯片的应用范围广泛。可以通过为物品提供无线芯片而使用该无线芯片，所述物品为例如钞票、硬币、有价证券、无记名债券、各种证书(驾驶执照、居住证等)、包装物(包装纸、瓶等)、记录介质(DVD软件、录像带等)、车辆(自行车等)、附件(袋子、眼镜等)、食品、植物、动物、人体、衣服、生活用品、或电子装置，或诸如行李的箱包签的物品。
通过将各实施方式和实施例1任意组合可实现本实施例。
[实施例3] 用于制造本发明的半导体器件的方法可应用于显示器件的制造方法。图IOA和
IOB分别示出了使用本发明制造的显示器件中包含的像素的截面视图。在图IOA和IOB中，参考数字1000表示衬底，1001表示基膜，1002表示半导体层，
1003表示第一绝缘膜，1004表示栅电极，1005表示第二绝缘膜，1006表示电极，1007表示第
一电极，1008表示第三绝缘膜，1009表示发光层，1010表示第二电极。此外，参考数字1100
表示薄膜晶体管，1011表示发光元件。 至于衬底1000，例如可以使用诸如硼硅酸钡玻璃衬底或硼硅酸铝玻璃衬底、石英衬底、陶瓷衬底等。此外，还可以使用表面上均形成绝缘膜的包含不锈钢的金属衬底或者半导体衬底。或者，也可以使用由诸如塑料的合成树脂制成的柔性衬底。此外，衬底1000的表面可以通过采用CMP方法等抛光而得到平整化。 基膜1001可使用诸如氧化硅、氮化硅或者氮氧化硅(silicon nitrideoxide)的绝缘膜制成。通基膜1001可以防止衬底1000中包含的诸如Na的碱金属或碱土金属扩散到半导体层1002中，并防止其对薄膜晶体管1100的特性产生负面影响。尽管在图IOA和10B中，基膜1001具有单层结构，其也可以由两层或包含两层或者更多层的多层形成。注意，对于使用几乎不发生杂质扩散的石英衬底等的情形，并不一定要求提供基膜IOOI。
半导体层1002可使用通过蚀刻而被处理成任意形状的结晶半导体薄膜或者非晶半导体薄膜。可通过晶化非晶半导体薄膜而获得结晶半导体薄膜。晶化方法可以使用激光 晶化方法、使用RTA或退火炉的热晶化方法、使用促进结晶的金属元素的热晶化方法等。半 导体层1002具有沟道形成区域和分别添加了提供导电性的杂质元素的一对杂质区域。注 意，也可以在沟道形成区域和这对杂质区域之间形成添加了杂质元素以形成低浓度区域的 杂质区域。 可以使用通过采用氧化硅、氮化硅、氮氧化硅等的单层或多个薄膜的叠层而形成 第一绝缘膜1003。 栅电极1004可以是由Ta、W、Ti、Mo、Al、Cu、Cr、及Nd中的一种元素，或者包含多 个这些元素的合金或化合物形成的单层结构或者叠层结构。 如图IOB所示，对于使用本发明的布线制造方法形成栅电极1004以及和栅电极 1004同时形成布线的情形，要求栅电极1004具有两层或多层的叠层结构。
薄膜晶体管IIOO具有半导体层1002、栅电极1004、以及位于半导体层1002和栅 电极1004之间的第一绝缘膜1003。在图IOA和10B中，对于像素中所包含的薄膜晶体管， 只示出了连接到发光元件1011的第一电极1007的薄膜晶体管IIOO，然而像素也可以具有 多个薄膜晶体管。此外，尽管在本实施例中将薄膜晶体管IIOO示成顶栅晶体管，该薄膜晶 体管也可以是具有位于半导体层之下的栅电极的底栅晶体管或者具有位于半导体层之上 和之下的栅电极的双栅型晶体管。 第二绝缘膜1005可由无机绝缘膜或有机绝缘膜的单层或叠层制成。至于无机绝 缘膜，可以使用由CVD方法、SOG(旋涂玻璃)法等形成的氧化硅膜等。至于有机绝缘膜，可 以使用诸如聚酰亚胺、聚酰胺、BCB(苯环丁烯)、丙烯酸、或正型光敏有机树脂或负型光敏 有机树脂。 此外，第二绝缘膜1005还可以使用包括由硅(Si)和氧(0)的键形成的骨架结构 的材料。在这种材料中，可以使用至少含有氢的有机基团(例如烷基或芳香烃)作为取代 基。此外，也可以使用氟代基作为取代基。或者，还可以使用氟代基和至少含有氢的有机基 团作为取代基。 电极1006可以是包含Al、W、Mo、Ti、Pt、Cu、Ta、和Au中的一种元素的薄膜或包括 含有多种这些元素的合金的薄膜的单层结构或者叠层结构。此外，电极1006可以为由含有 一种或至少一种这些元素以及Ni、 C、和Mn中至少一种或至少一种元素的合金组成的薄膜 的单层或叠层结构。 如图IOA所示，对于使用本发明的布线制造方法形成栅电极1006以及和栅电极 1006同时形成布线的情形，需要使用两层或多层的叠层结构形成电极1006。例如，可以使 用Mo、 Al在Mo上的叠层；Mo、 Al在Mo上且Mo在Al上的叠层等作为电极1006。
第一电极1007和第二电极1010两者之一或者二者都是透明电极。对于透明电极， 可以使用氧化铟锡(ITO)、氧化锌(ZnO)、氧化铟锌(IZO)、添加了镓的氧化锌(GZO)等，还可 以使用其它透光的氧化物导电材料。下述材料可用作透光氧化物导电材料ITO和含有氧 化硅的氧化铟锡(下文中称为ITSO) ;ITO和含有氧化钛的氧化铟锡(下文中称为ITTO); ITO和含有氧化钼的氧化铟锡(下文中称为ITMO);添加了 Ti、Mo或Ga的ITO ;或者使用含 有氧化硅并添加2-20wt^的氧化锌(ZnO)的氧化铟靶形成的材料。 第一电极1007和第二电极1010的另一个也可由不具有透光特性的材料制成。例如，除了诸如Li或Cs的碱金属；诸如Mg、 Ca、或Sr的碱土金属；包含这些金属的合金 (Mg:Ag、 Al:Li、 Mg:In等)及这些金属的化合物(诸如CaF2的氟化f丐或氮化f丐)之外，还 可以使用诸如Yb和Er的稀土金属。 第三绝缘膜1008可以由与第二绝缘膜1005相同的材料制成。第三绝缘膜1008 形成于第一电极1007的外围，从而覆盖第一电极1007的端部。此外，第三绝缘膜1008起 着隔离相邻像素内的发光层1009的作用。 发光层1009由单层或者多层制成。对于多层的情形，从载流子输运性能的角度可 将这些层分类成空穴注入层、空穴传输层、发光层、电子传输层、电子注入层等。注意，各层 的边界并不总是必须明确的，有时形成各层的材料部分混合，因此界面可能不明确。对于各 个层，可以使用有机材料或无机材料。至于有机材料，可以使用高分子量材料、中等分子量 材料、和低分子量材料中的任意一种。 发光元件1011包括交叠的发光层1009、第一电极1007、和第二电极1010，其中发 光层1009插在该两个电极之间。第一电极1007和第二电极IOIO之一对应于阳极，另一个 对应于阴极。在对阳极和阴极之间施加高于阈值电压的正向偏压时，电流从该阳极流到阴 极，然后该发光元件1011发射光线。 可以任意结合各实施方式或实施例1实施本实施例。
[实施例4] 用于制造本发明的半导体器件的方法可应用于显示器件的制造方法。将示出与实 施例3所示结构不同的实例。图IIA和IIB分别示出了使用本发明制造的显示器件中包含 的像素的截面视图。注意，使用相同的参考数字表示和图IOA及IOB中相同的部分，省略了 对其描述。 图IIA为使用本发明布线制造方法制造电极1006以及和电极1006同时形成的布 线的情形的实例。图11B为使用本发明布线制造方法制造栅电极1004以及和栅电极1004 同时形成的布线的情形的实例。 在图IIA和11B中，参考数字1107表示第一电极，1108表示液晶，1109表示第二 电极，1111表示衬底。液晶1108夹在衬底1000和衬底1111之间。还可在第一电极1107 和液晶1108之间设有取向膜。此外，还可在第二电极1109和液晶1108之间设有取向膜。
至于衬底1111，例如可以使用诸如硼硅酸钡玻璃衬底或硼硅酸铝玻璃衬底、或石 英衬底。此外，还可以使用由诸如塑料的合成树脂制成的柔性衬底。衬底IOOO的表面还可 以通过采用CMP方法等抛光而得到平整化。 第一电极1107和第二电极1109两者之一或者二者都是透明电极。对于透明电极， 可以使用氧化铟锡(ITO)、氧化锌(ZnO)、氧化铟锌(IZO)、添加了镓的氧化锌(GZO)等，还可 以使用其它透光的氧化物导电材料。还可以使用ITSO、ITTO、或ITMO作为透光氧化物导电 材料。另外，还可以使用添加了 Ti、Mo、或Ga的ITO ;或者使用含有氧化硅并添加2_20wt% 的氧化锌(ZnO)的氧化铟耙形成的材料。 对于反射型液晶显示器件的情形，第一电极1107和第二电极1109的另一个也可 由不具有透光特性的材料制成。例如，除了诸如Li或Cs的碱金属；诸如Mg、Ca、或Sr的碱 土金属；包含这些金属的合金(Mg:Ag、 Al :Li、 Mg: In等)及这些金属的化合物(诸如CaF2 的氟化钙或氮化钙)之外，还可以使用诸如Yb和Er的稀土金属。
液晶1108可以使用已知的液晶。此外，该显示器件的模式可以任意采用TN(扭曲
向列)模式、MVA(多畴垂直取向)模式、OCB(光学补偿弯曲)模式等。 注意，图11A和11B分别示出了第一电极1107置于衬底1000上和第二电极1109
置于衬底llll上的情形。然而，不限于此，该显示器件还可具有通过将第一电极1107和第
二电极1109置于衬底1000上而用IPS(面内开关(In-Plane-Switching))模式驱动该液
晶的结构。 由于第一电极1107和第二电极1109形成的电场，液晶1108的取向状态得到控 制；因此液晶1108的透射改变以实现显示。 可以任意结合各实施方式、实施例1、或实施例3实施本实施例。
[实施例5] 用于制造本发明的半导体器件的方法可应用于存储电路的制造方法。 图12A至12C分别示出了使用本发明制造的存储电路的实例的一部分。这些图分
别示出了使用触发器(双稳态电路)作为存储电路的实例。 图12A为由两个转换电路(转换电路1221和转换电路1222)组成的触发器1220
的电路图。图12B和12C分别示出了使用本发明制造图12A的电路的示例。 在图12B和12C中，参考数字1200表示衬底，1201表示基膜，1202表示半导体层，
1203表示第一绝缘膜，1204表示栅电极，1205表示第二绝缘膜，1206表示电极，1208a和
1208c表示N沟道薄膜晶体管，1208b和1208d表示P沟道薄膜晶体管。 转换电路1221由N沟道薄膜晶体管1208a和P沟道薄膜晶体管1208b组成。转
换电路1222由N沟道薄膜晶体管1208c和P沟道薄膜晶体管1208d组成。触发器1220由
转换电路1221和转换电路1222组成。 衬底1200可具有和图IOA和IOB或图IIA和11B中衬底IOOO相同的结构。基膜 1201可具有和图IOA和IOB或图IIA和11B中基膜1001相同的结构。半导体层1202可具 有和图IOA和IOB或图IIA和11B中半导体层1002相同的结构。第一绝缘膜1203可具有 和图IOA和IOB或图IIA和11B中第一绝缘膜1003相同的结构。栅电极1204可具有和图 IOA和IOB或图IIA和11B中栅电极1004相同的结构。第二绝缘膜105可具有和图IOA和 10B或图11A和11B中第二绝缘膜1005相同的结构。电极1206可具有和图10A和10B或 图IIA和11B中电极1006相同的结构。 图12B为使用本发明布线制造方法制造电极1206以及和栅电极1206同时形成的 布线的示例。图12C为使用本发明布线制造方法制造栅电极1204以及和栅电极1204同时 形成的布线的示例。 本实施例中所示的使用触发器的存储电路可以用于实施例3或实施例4所示的显 示器件的驱动器电路。 尽管本实施例示出了使用触发器的存储电路的示例，本发明的半导体器件的制 造方法可以用于制造各种结构的存储电路。本发明的半导体器件的制造方法可以应用于 SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)、闪速存储器等的制造方法。
可以任意结合各实施方式、实施例1、实施例3、或实施例4实施本实施例。
[实施例6] 将参考图13A至13C解释本发明的该实施例。图13A为通过密封显示器件而形成的显示面板的俯视图，图13B和13C分别示出了沿图13A的A-A'得到的截面视图。图13B 和13C分别示出了使用不同方法进行密封的示例。 在图13A至13C中，具有多个像素的显示部分1302置于衬底1301上。提供密封 剂1306以围绕该显示部分，并粘附密封元件。除了显示部分1302之外，也可在衬底1301 上形成用于将信号输入到显示部分1302的驱动电路。至于这些像素的结构，可以使用上述 实施例3所示图10A和10B中的结构。 在图13B的显示面板中，图13A的密封元件1307对应于对置衬底1321。使用密 封剂1306作为粘附层，粘附透明的对置衬底1321，因此由衬底1301、对置衬底1321、及密 封剂1306形成了封闭空间1322。对置衬底1321设有滤色器1320和用于保护该滤色器的 保护膜1323。置于显示部分1302的发光元件辐射的光线通过颜色滤光片1320向外发射。 封闭空间1322填充了惰性的树脂、液体等。注意，用于填充封闭空间1322的树脂还可以使 用其中分散了吸湿材料的透光树脂。此外，通过使用和密封剂1306的材料以及填充封闭空 间1322的材料相同的材料，可以在密封显示部分1302的同时粘附对置衬底1321。
在图13C所示显示面板中，图13A的密封元件1307对应于密封元件1324。用密封 剂1306作为粘附层来粘附密封元件1324 ;因此由衬底1301、密封剂1306、及密封元件1324 形成了封闭空间1308。密封元件1324提前设有分散的吸湿材料1309，该吸湿材料的作用是 通过吸收水分、氧气等而保持封闭空间1308内的空气清洁，由此抑制发光元件的劣化。该 凹陷覆盖了具有精细网眼的覆盖元件1310。覆盖元件1310允许空气或水分通过，但禁止吸 湿材料1309通过。注意，封闭空间1308填充氮气或诸如氩气的稀有气体是足够的，还可以 填充惰性树脂或液体。 在衬底1301上设有用于将信号传输到显示部分1302等的输入端子部分1311，诸 如视频信号的数据信号通过FPC(柔性印刷电路)1312传输到输入端子部分1311。在输入 端子部分1311中，通过使用其中分散了导体的树脂(各向异性导电膜ACF)，将衬底1301 上形成的布线和为FPC 1312提供的布线电连接。 本实施例示出了将本发明应用于使用发光元件的发光面板的示例。然而，不限于 此，本发明还可应用于使用液晶元件的液晶面板。例如，本发明可以应用于使用实施例4的 图11A和11B中所示的显示器件的液晶面板。 可以任意结合各实施方式、实施例1、实施例3、实施例4、或实施例5实施本实施 例。[实施例7] 本发明的半导体器件制造方法可以应用于制造各种电子装置。可给出下述装置 作为电子装置的例子摄影机(摄像机、数码相机等)、投影仪、头戴型显示器(护目镜型显 示器)、导航系统、立体声系统、个人计算机、游戏机、便携式信息终端(移动计算机、蜂窝电 话、电子书等)、设有记录介质的内容的图像再现设备(特别是能够再现诸如数字化多功能 光盘(DVD)的记录介质并具有能显示图像的显示部分的设备)等。图7A至7D分别示出了 这些电子装置的实例。 图7A示出了膝上型计算机，其包含主体911、机壳912、显示部分913、键盘914、外 部连接端口915、指点垫(pointing pad)916等。本发明的半导体器件制造方法可应用于制 造显示部分913等。显示部分913具有这样的结构在诸如玻璃或树脂的绝缘衬底上精细地制造像素等。本发明能够防止由干法蚀刻引起的等离子体损伤并形成具有优选形状的布 线，因此本发明在制造显示部分913的细微布线时尤其有效。 图7B示出了设有记录介质的图像再现设备(特别是DVD再现设备)，其包括主体 921、机壳922、第一显示部分923、第二显示部分924、记录介质(DVD等)读取部分925、操作 键926、扬声器部分927等。第一显示部分923主要用于显示图像信息，而第二显示部分924 主要用于显示文本信息。本发明的半导体器件制造方法可应用于制造第一显示部分923和 第二显示部分924。特别地，第一显示部分923主要用于显示图像信息，因此该第一显示部 分923具有这样的结构在诸如玻璃或树脂的绝缘衬底上精细地制造像素等。本发明能够 防止由干法蚀刻引起的等离子体损伤并形成具有优选形状的布线，因此本发明在制造第一 显示部分923的细微布线时尤其有效。 图9C示出了蜂窝电话，其包括主体931、音频输出部分932、音频输入部分933、显 示部分934、操作开关935、天线936等。本发明的半导体器件制造方法可应用于制造显示 部分934等。显示部分934具有这样的结构在诸如玻璃或树脂的绝缘衬底上精细地制作 像素等。本发明能够防止由干法蚀刻引起的等离子体损伤并形成具有优选形状的布线，因 此本发明在制造显示部分934的细微布线时尤其有效。 图7D示出了相机，其包括主体941、显示部分942、机壳943、外部连接端口 944、遥 控接收部分945、图像接收部分946、电池947、音频输入部分948、操作键949等。本发明的 半导体器件制造方法可应用于制造显示部分942等。显示部分942具有这样的结构在诸 如玻璃或树脂的绝缘衬底上精细地制造像素等。本发明能够防止由干法蚀刻引起的等离子 体损伤并形成具有优选形状的布线，因此本发明在制造显示部分942的细微布线时尤其有 效。 可以任意结合各实施方式和实施例1至6执行本实施例。 本申请基于2004年11月29日于日本专利局提交的日本专利申请序列号 No. 2004-343320，其全部内容在此引用作为参考。
权利要求
一种用于制造半导体器件的方法，包括在绝缘表面上形成第一导电层；在所述第一导电层上形成第二导电层；在所述第二导电层上形成抗蚀剂掩模；通过使用所述抗蚀剂掩模进行干法蚀刻而处理所述第二导电层；以及通过使用所述抗蚀剂掩模进行湿法蚀刻而处理所述第一导电层，其中，在所述干法蚀刻中，所述第二导电层的蚀刻速率高于所述第一导电层的蚀刻速率，且其中，在所述湿法蚀刻中，所述第二导电层的蚀刻速率等于或高于所述第一导电层的蚀刻速率。
2. 根据权利要求1的用于制造半导体器件的方法，其中所述第一导电层为成叠的层。
3. 根据权利要求1的用于制造半导体器件的方法，其中所述第二导电层为成叠的层。
4. 根据权利要求l的用于制造半导体器件的方法，其中所述第一导电层薄于所述第二导电层。
5. 根据权利要求l的用于制造半导体器件的方法，其中所述第二导电层的厚度为所述第一导电层厚度的五倍或更多倍。
6. 根据权利要求l的用于制造半导体器件的方法，其中所述第二导电层的厚度为300nm至7 ii m。
7. 根据权利要求l的用于制造半导体器件的方法，其中所述第一导电层连接到晶体管。
8. —种用于制造半导体器件的方法，包括在绝缘表面上形成第一导电层；在所述第一导电层上形成第二导电层；在所述第二导电层上形成第三导电层；在所述第三导电层上形成抗蚀剂掩模；通过使用所述抗蚀剂掩模进行第一蚀刻来处理所述第三导电层；通过使用所述抗蚀剂掩模进行干法蚀刻来处理所述第二导电层；以及通过使用所述抗蚀剂掩模进行湿法蚀刻来处理所述第一导电层，其中在所述干法蚀刻中，所述第二导电层的蚀刻速率高于所述第一导电层的蚀刻速率，且其中在所述湿法蚀刻中，所述第二导电层的蚀刻速率等于或高于所述第一导电层的蚀刻速率，且等于或低于所述第三导电层的蚀刻速率。
9. 根据权利要求8的用于制造半导体器件的方法，其中所述第三导电层为成叠的层。
10. 根据权利要求8的用于制造半导体器件的方法，其中所述第一导电层为成叠的层。
11. 根据权利要求8的用于制造半导体器件的方法，其中所述第二导电层为成叠的层。
12. 根据权利要求8的用于制造半导体器件的方法，其中所述第一导电层薄于所述第二导电层。
13. 根据权利要求8的用于制造半导体器件的方法，其中所述第二导电层的厚度为所述第一导电层厚度的五倍或更多倍。
14. 根据权利要求8的用于制造半导体器件的方法，其中所述第二导电层的厚度为 300nm至7iim。
15. 根据权利要求8的用于制造半导体器件的方法，其中所述第一导电层连接到晶体管。
16. 根据权利要求8的用于制造半导体器件的方法，其中所述第一导电层、所述第二导 电层、及所述第三导电层的叠层用作无线芯片的布线。
17. 根据权利要求8的用于制造半导体器件的方法，其中所述第一导电层、所述第二导 电层、及所述第三导电层的叠层用作无线芯片的天线。
18. 根据权利要求8的用于制造半导体器件的方法，其中所述第一导电层、所述第二导 电层、及所述第三导电层的叠层用作显示器件的布线。
19. 根据权利要求8的用于制造半导体器件的方法，其中所述第一导电层、所述第二导 电层、及所述第三导电层的叠层用作存储电路的布线。
20. 根据权利要求8的用于制造半导体器件的方法，其中所述第一导电层、所述第二导 电层、及所述第三导电层的叠层用作电子装置的布线。
21. 根据权利要求8的用于制造半导体器件的方法，其中所述第一导电层、所述第二导 电层、及所述第三导电层的叠层用作相机、投影仪、头戴型显示器、导航系统、立体声系统、 个人计算机、游戏机、便携式信息终端、移动计算机、蜂窝电话、电子书、设有记录介质的图 像再现设备、或电视机的布线。
全文摘要
本发明的目标是提供包含具有优选形状的布线的半导体器件。在制造方法中，包含步骤形成连接到元件的第一导电层并在该导电层上形成第二导电层；在该第二导电层上形成抗蚀剂掩模；使用该掩模进行干法蚀刻处理该第二导电层；并使用剩下的掩模进行湿法蚀刻来处理该第一导电层，其中在该干法蚀刻中，第二导电层的蚀刻速率高于第一导电层的蚀刻速率，且其中在该湿法蚀刻中，第二导电层的蚀刻速率等于或高于第一导电层的蚀刻速率。
文档编号H01L21/768GK101694836SQ20091021186
公开日2010年4月14日 申请日期2005年11月29日 优先权日2004年11月29日
发明者冈本悟, 大沼英人, 石塚章广, 藤井照幸 申请人:株式会社半导体能源研究所;