非易失性存储阵列和闪速eeprom阵列的制作方法

专利名称：非易失性存储阵列和闪速eeprom阵列的制作方法
技术领域：
本申请涉及集成电路及其制造方法，更具体，涉及非失性存储器件及形成非易失 性存储器件的方法。
背景技术：
非易失性存储器件的一个分类包括电可擦写可编程只读存储器(EEPROM)，其可以 在包括嵌入应用和大规模存储应用的许多应用中使用。在典型的嵌入应用中，EEPROM器件 可以用于提供例如个人计算机和移动电话中的代码存储，其中需要快速的随机访问读取时 间。典型的大规模存储应用包括需要高容量和低成本的存储卡应用。 EEPROM器件的一个分类包括NAND型闪存，其可以提供对于其他形式的非易失 性存储器件的低成本和高容量的替换。典型的NAND型闪存包括其中的多个NAND型行 (string)，其并排设置在半导体衬底中。NAND型行的每个EEPROM单元包括浮置栅电极和控 制栅电极，其电连接到各个字线。这些EEPROM单元可以是支持单或多级编程状态的单元。 仅支持单个编程状态的EEPROM单元称为单级单元(SLC)。具体，SLC可支持擦除状态，其可 以被处理为逻辑1存储值，以及编程状态，其可以被处理为逻辑0存储值。当擦除时，SLC 可具有负的阈值电压(Vth)(例如，-3V < Vth < -IV)，以及当编程时，可具有正的阈值电压 (例如，IV < Vth < 3V)。 可以通过在所选择的单元上执行读取操作来检测EEPROM单元的状态。本领域技 术人员将理解，当所选择的单元处于擦除状态并且所选择的字线电压(例如，O伏)大于所 选择单元的阈值电压时，NAND行将操作为放电预充电的位线BL。然而，当所选择的单元处 于编程状态时，相应的NAND行将开路提供到预充电的位线，因为所选择的字线电压(例如， 0伏)小于所选择的单元的阈值电压，并且所选择单元保持"关闭"。在2006年2月21日提 交的U.S.申请序列号11/358,648中，并且在Jung等人的名为"A 3. 3Volt Single Power Supply 16-MbNonvolatile Virtual DRAM Using a NAND Flash Memory Technology, IEEE Journal of Solid—State Circuit，Vol. 32，No. ll，pp. 1748—1757，November (1997)的文章 中公开了 NAND型闪存的其他方面，将其公开在此引用作为参考。 编程或擦除EEPROM单元的操作可包括将相对高的编程或擦除电压分别应用到 EEPROM单元的控制电极或沟道区。如本领域技术人员所理解，编程电压的大小应该足够将 足够数目的电子吸引到单元中的浮置栅电极，并且擦除电压的大小应该足够从浮置栅电极
3抽取高百分率的所聚集电子。将电子吸引到浮置栅电极或从浮置栅电极抽取电子的这些操 作导致EEPR0M单元的阈值电压的变化。具体，编程EEPR0M单元的操作可导致EEPR0M单元 的阈值电压的增加，并且擦除EEPROM单元的操作可导致EEPROM单元的阈值电压的减小，如 上对于单和多级单元所述。 很遗憾，由于EEPROM器件变得在半导体衬底上更加高度集成，紧密相邻的EEPROM 单元的浮置栅电极之间的寄生电容可增加。如图1A至IC所述，该寄生电容与相邻浮置栅 电极的重叠面积成正比例，并与相邻浮置栅电极之间的横向距离成反比例。当器件集成度 增加时，横向距离典型地减小。具体，图1A说明NAND型EEPROM器件的阵列，其包括在两个 方向(例如，行和列方向)中并列相隔的多个浮置栅电极19。这些浮置栅电极19通过隧 道绝缘层17与半导体衬底11的有源区13相隔。由相隔的沟槽隔离区15限定这些有源区 13。行中的每个EEPROM单元的控制电极通常连接到各个字线23 (示为字线A、B和C)。每 一个浮置栅电极19通过栅间介质层21与相应的字线分隔。如图IB至1C所示，浮置栅电 极19在位线方向上通过源区/漏区25彼此分隔，并在字线方向上通过沟槽隔离区15彼此 分隔。在位线方向上每个浮置栅电极之间的重叠面积等于乘积^XWp并且在字线方向上 每个浮置栅电极之间的重叠的面积等于乘积h2 X W2。 由于较高的器件集成度所导致的寄生电容的增加可导致浮置栅干扰的相应增加。 如果这种干扰足够大，那么一个EEPROM单元的编程可导致正在进行编程的EEPROM单元的 相邻中的一个或多个紧密相邻的EEPROM单元的阈值电压偏移。阈值电压的这种偏移可通 过导致在数据读取操作中的位错误而减小存储器件可靠性。在Jae-Duk Lee等人的名为 "Effects of Floating-Gate Interference on NAND Flash MemoryCell Operation",IEEE Electron Device Letters, Vol. 23， No. 5，卯.264-266， May (2002)的文章中描述了浮置栅 电极之间的增加的寄生电容的这些和其他后果。

发明内容
本发明的实施例包括其中具有存储单元的非易失性存储器件，具有减小的单元到 单元耦合电容。根据本发明的某些实施例，非易失性存储器件，例如NAND型闪速EEPROM器 件，包括具有浮置栅电极的存储单元。这些浮置栅电极形成为具有端部开口 (open-ended) 的环绕(wraparound)形状，其操作为减小位线方向上的寄生单元到单元耦合电容，同时保 持每个存储单元内的控制和浮置栅电极之间的高耦合比。具体，每个存储单元可在其中包 括EEPROM晶体管。这些EEPROM晶体管的每一个包括半导体沟道区上的隧道绝缘层和隧 道绝缘层上的浮置栅电极。浮置栅电极具有端部开口的环绕形状，其填充有电绝缘区。根 据这些实施例的某一些，浮置栅电极可整形为具有中空(hollow)的中心的矩形柱体，其填 充有电绝缘区。 根据本发明的另外实施例，非易失性存储阵列包括半导体衬底和半导体衬底中的 EEPROM单元的至少一个NAND行。该EEPROM单元的至少一个NAND行包括第一非易失性存 储单元，其中具有第一端部开口和填充绝缘体的环绕形状浮置栅电极，以及第二非易失性 存储单元，其中具有第二端部开口和填充绝缘体的环绕形状浮置栅电极。配置浮置栅电极，
使得第一端部开口的环绕形状浮置栅电极的纵轴与第二端部开口的环绕形状浮置栅电极 的纵轴共线。EEPROM单元的至少一个NAND行还可包括行选择晶体管，其中具有第三端部开口填充绝缘体的环绕形状栅电极，以及其中具有第四端部开口填充绝缘体的环绕形状栅电 极。在这些实施例中，与第一非易失性存储单元相关的字线通过第一栅间介质层与第一端 部开口和填充绝缘体的环绕形状浮置栅电极分隔，以及与行选择晶体管相关联的字线与第 三端部开口和填充绝缘体的环绕形状浮置栅电极短接。 本发明的另外其他实施例包括一种通过形成其中具有由半导体有源区彼此分隔 的第一和第二沟槽隔离区的半导体衬底来形成非易失性存储阵列的方法。在有源区上形成 隧道绝缘层，然后在第一和第二沟槽隔离区的侧壁上和隧道绝缘层上形成第一导电层。在 相对于隧道绝缘层延伸的部分第一导电层上形成绝缘区。然后在绝缘区上形成第二导电 层。然后顺序构图第二导电层、绝缘区和第一导电层，以限定填充绝缘体的环绕形状浮置栅 电极。 根据这些实施例的其他方面，在第二导电层上形成栅间介质层和在栅间介质层上 形成第三电极层的步骤可以在构图步骤之前。形成接触孔的步骤还可以在构图步骤之前， 该接触孔通过栅间介质层延伸并露出第二导电层。在这种情况下，形成第三电极层的步骤 可包括将第三电极层淀积到接触孔。构图步骤还可包括顺序构图第三导电层、栅间介质层、 第二导电层、绝缘区和第一导电层，以限定行选择线(SSL)，该行选择线包括构图的第三导 电层的第一部分和构图的第二导电层的在下第一部分，其在接触孔的位置上电连接到构图 的第三导电层的第一部分。 根据本发明的另外实施例，在构图步骤之后，从环绕形状浮置栅电极除去构图的 绝缘区的步骤。在除去步骤之后，将介质层淀积到半导体衬底的步骤，由此使用电绝缘材料 再填充环绕形状浮置栅电极的内部。该电绝缘材料可具有相对低的介电常数(例如，相对 于除去的所构图绝缘区较小的介电常数)。 根据本发明的额外实施例的非易失性存储单元包括其中具有有源区的半导体衬 底，其包括第一导电类型的源区和漏区以及在源区和漏区之间延伸的沟道区。在沟道区上 提供隧道氧化物层，并在隧道氧化物层上提供浮置栅电极。浮置栅电极具有由多个部分限 定的不对称的横断截面(例如，L形截面)。这些部分包括至少一个水平部分，横向横跨沟 道区的整个宽度延伸，以及至少一个垂直部分，从水平部分的侧面向上延伸。在浮置栅电极 上还提供控制栅电极。控制栅电极通过栅间介质层与浮置栅电极分隔。
根据本发明的额外实施例的非易失性存储器件包括半导体衬底和第一行非易失 性存储单元，其中包括具有第一不对称横断截面的浮置栅电极。还提供第二行非易失性存 储单元。第二行非易失性存储单元紧邻第一行非易失性存储单元延伸。第二行非易失性存 储单元其中包括具有第二不对称横断截面的浮置栅电极。当相对于所述半导体衬底的法线
旋转180°时，第二不对称横断截面示为等同于第一不对称横断截面。优选地形成这些不对 称浮置栅电极，使得彼此相对的第一和第二浮置栅电极的相对表面之间的重叠面积小于第 一浮置栅电极的总横断截面面积的大约75%。 根据本发明的另一实施例的闪速EEPR0M阵列包括第一行EEPR0M单元，其中具有 第一浮置栅电极。该第一浮置栅电极包括至少一个水平部分和至少一个垂直部分，其共同 限定朝向第一方向的第一浮置栅电极的第一L形部分。还提供第二行EEPROM单元，其紧邻 第一行EEPROM单元延伸。第二行EEPROM单元在其中具有第二浮置栅电极。该第二浮置栅 电极包括至少一个水平部分和至少一个垂直部分，其共同限定朝向与第一方向相反的第二
5方向的第二浮置栅电极的第二 L形部分。 形成EEPROM器件的方法包括在半导体衬底中的并排位置形成第一和第二浅沟槽 隔离区，由此在其之间限定有源区。在有源区上形成隧道绝缘区，并在隧道绝缘层上和第一 和第二浅沟槽隔离区的相对侧壁上形成导电层。在第一和第二浅沟槽隔离区的相对侧壁之 间延伸的部分导电层上形成电绝缘缓冲区。在电绝缘缓冲区上和导电层上形成浮置栅电极 掩模图形。然后执行选择性地蚀刻导电层的步骤以限定在第一和第二浅沟槽隔离区的相对 侧壁之间延伸的L形浮置栅电极。使用电绝缘缓冲区和浮置栅电极掩模图形作为蚀刻掩 模，执行选择性蚀刻步骤。 根据本发明的额外实施例，在选择性蚀刻导电层的步骤之后，除去浮置栅电极掩 模图形和至少部分电绝缘缓冲区，并在L形浮置栅电极上淀积栅间介质层。在淀积步骤之 前，回蚀第一和第二浅沟槽隔离区的相对侧壁。 这些方法还可包括在栅间介质层上淀积导电层，然后构图导电层以限定相对于L 形浮置栅电极延伸的字线。形成隧道绝缘区的步骤可包括热氧化在第一和第二沟槽隔离区 之间延伸的部分有源区。形成第一和第二浅沟槽隔离区的步骤包括选择性地蚀刻在半导体 衬底中的并排位置处的第一和第二条状沟槽、使用第一和第二电绝缘区填充第一和第二条 状沟槽、并回蚀第一和第二电绝缘区的侧壁。


图1A是传统NAND型EEPR0M器件的透视图。 图1B是图1A的部分NAND型EEPROM器件的截面图，沿着图1A的字线方向1_1'。 图1C是图1A的部分NAND型EEPR0M器件的截面图，沿着图1A的位线方向II-II'。 图2A是根据本发明的实施例的NAND型EEPR0M器件的平面布局图。 图2B是图2A的NAND型EEPR0M器件的截面图，沿着图2A的线B-B'。 图2C是图2A的NAND型EEPR0M器件的截面图，沿着图2A的线C-C'。 图2D是图2A的NAND型EEPR0M器件的截面图，沿着图2A的线D-D'。 图3A-3I以及4A-4I是说明根据本发明的实施例的形成EEPR0M器件的方法的中
间结构的截面图。 图5A-5E以及6A-6E是说明根据本发明的实施例的形成EEPR0M器件的方法的中 间结构的截面图。 图7A是根据本发明的实施例的具有排列在交替的左/右序列中的L形浮置栅电 极的部分闪速EEPR0M阵列的透视图。 图7B是根据本发明的实施例的具有排列在交替的左/右序列中的L形浮置栅电 极的部分闪速EEPR0M阵列的透视图。 图7C是图7B的闪速EEPR0M阵列的截面图，沿着线C-C'。
图7D是图7B的闪速EEPR0M阵列的截面图，沿着线D-D'。
图7E是图7B的闪速EEPR0M阵列的截面图，沿着线E-E'。 图8是根据本发明的实施例的具有L形浮置栅电极的部分闪速EEPR0M阵列的透 视图。 图9A-9M是根据本发明的实施例的具有L形浮置栅电极分闪速EEPR0M单元的截面图。 图10A-10J以及11A-11J是说明根据本发明的实施例的形成EEPR0M阵列的方法 的中间结构的透视图和截面图。 图12A-12B是说明形成具有排列在交替的左/右序列中的L形浮置栅电极的 EEPROM阵列的方法的中间结构的透视图。
具体实施例方式
现在将参照附图更加全面地说明本发明，在附图中示出了本发明的优选实施例。 然而，本发明可以以许多不同的方式实施，而不应被构建为限制于在此阐述的实施例，而 是，提供这些实施例使得本公开是全面地和完整的，并将本发明的范围完全传达给本领域 技术人员。通篇相同参考标号指示相同元件，以及信号线和其上的信号可用相同的参考标 号指示。 通过图2A至2D说明根据本发明的第一实施例的NAND型EEPROM器件。具体，NAND 型EEPROM器件的平面布局图的图2A说明多个位线148，其在横跨其中具有有源区105的 半导体衬底100的第一方向上平行延伸。如图2B所示，这些有源区105在位于浅沟槽104 中的相邻沟槽隔离区106之间延伸。这些位线148通过位线接触插塞146垂直连接到相应 的一个有源区105。这些位线接触插塞146形成在接触开口 144内。图2A还说明多个字线 132a、行选择线132b、接地选择线132c和公共源线140，其在横跨那半导体衬底100的第二 方向上平行延伸。这些第一和第二方向分别说明为位线方向和字线方向。
图2B说明图2A的NAND型EEPROM器件的截面图，沿着位线方向。如图2B所示， 每条位线148电连接到EEPR0M单元的相应NAND型行的相应行选择晶体管(SST)的漏区 136a。通过位线接触插塞146(例如，金属插塞)提供该电连接，该位线接触插塞146通过 第一层间介质层138和第二层间介质层142的层叠排列而延伸。行选择晶体管(SST)还包 括源区/漏区134、栅氧化物层110b、下行选择栅电极120b、绝缘区115b和上行选择栅电极 128b，其电连接到下行选择栅电极120b。在下行选择栅电极120b的下部分的上表面119b 上形成绝缘区115b。上行选择栅电极128b是部分图2A说明的行选择线132b。由电绝缘 硬掩模图形130b覆盖上行选择栅电极128b。区域122b表示其中具有接触开口 126a的栅 间介质图形，并且区域126b是下导电图形。区域122b和124b共同地形成缓冲图形125a。
接地选择晶体管(GST)包括电连接到公共源线140的源区136b、源区/漏区134、 栅氧化物层110c、下接地选择栅电极120c、绝缘区115c和上接地选择栅电极128c，其电连 接到下接地选择栅电极120c。在下接地选择栅电极120c的下部分的上表面上119c形成绝 缘区115c。上接地选择栅电极128c是图2A所说明的部分接地选择线132c。由电绝缘硬 掩模图形130c覆盖上接地选择栅电极128。区域122c表示其中具有接触开口 126b的栅间 介质图形，并且区域124c是下导电图形。区域122c和124c共同地形成缓冲图形125b。
图2B还说明与相应位线148相关的NAND型行中的多个EEPROM单元。这些EEPROM 单元在接地选择晶体管GST和行选择晶体管SST之间串联延伸。每个EEPROM单元包括一 对源区/漏区134、隧道氧化物层110a和隧道氧化物层110a上的浮置栅电极120a。隧道 氧化物层110a相反于衬底100内的相应沟道区延伸。每个沟道区在每个EEPROM单元内的 相应源区/漏区对之间延伸。
如在下更加全面所述，具有端部开口的环绕形状的浮置栅电极120a填充有电绝 缘区115a。电绝缘区l 15a在浮置栅电极120a的下部的上表面l 19a上延伸。如所示，在浮 置栅电极120a上形成栅间介质图形122a。表示部分相应字线的控制栅电极132a包括下 导电图形124a和上导电图形128a的混合物。由电绝缘硬掩模图形130a覆盖上导电图形 128a。 图2C说明图2A的NAND型EEPROM器件的截面图。具体，图2C说明在字线方向 (例如，沿着图2A的线C-C')上并排延伸的多个EEPROM单元。该字线方向说明为垂直于 位线148的方向，该位线148在第二层间介质层142的顶上延伸。每个这些EEPROM单元包 括端部开口的环绕形状浮置栅电极120a，具有底电极部分171a、顶电极部分173a和侧电极 部分172a。这些电极部分共同地限定具有矩形柱体的浮置栅电极，其具有在位线方向上延 伸的纵轴。该矩形柱体填充有绝缘区115a。 如图2C进一步说明，每个EEPROM单元的源区、漏区和沟道区通过位于浅沟道104 中的相应的隔离区106与相邻单元的源区、漏区和沟道区分隔。隧道氧化物层110a还在浅 沟道104的上侧壁之间延伸。在字线方向，栅间介质图形122a、下导电图形124a、上导电图 形128a和硬掩模图形130a示为连续。 用图2D说明图2A的NAND型EEPROM器件的截面图。具体，图2D说明在字线方 向(例如，沿着图2A的线D-D')上并排延伸的多个行选择晶体管(SST)。每个这些行选择 晶体管包括端部开口的环绕形状的下行选择栅电极120b、绝缘区115b和上行选择栅电极 128b(其表示行选择字线)。下行选择栅电极120b包括底电极部分171b、顶电极部分173b 和侧电极部分172b。这些电极部分共同地限定具有矩形柱体的浮置栅电极。该矩形柱体填 充有绝缘区115b。 将参照图3A-3I以及4A-4I更全面地说明形成图2A-2D的NAND型EEPROM器件的 方法。具体，图3A-3I是沿位线方向的EEPROM器件的中间结构的截面图，以及4A-4I是沿 字线方向的相同EEPROM器件的中间结构的截面图。图31通常对应于图2B的右半边，以及 图41通常对应于图2C的截面。 现在参照图3A和4A，根据本发明的实施例的形成NAND型EEPROM器件的方法包括 在半导体衬底100的初始表面上形成硬掩模图形102。可以通过淀积具有大约300 A至大 约2000A的氮化硅和氧化硅的组合物层，然后光刻地构图淀积的层，来形成该硬掩模图形 102。然后通过使用硬掩模图形102作为蚀刻掩模，选择性地将浅沟槽104蚀刻至衬底100 中，在衬底100中限定有源区105。然后使用沟槽隔离材料(例如，氧化物)填充这些沟槽 104。可以通过将电绝缘层淀积到沟槽104，然后平整化或者回蚀淀积的绝缘层以与硬掩模 图形102的上表面平齐，来执行沟槽104的填充。该平整化步骤导致在衬底100中限定多 个沟槽隔离区106。 如图3B和4B所示，然后除去硬掩模图形102以露出沟槽隔离区106中的凹陷108。 然后，如图3C和4C所示，在衬底100上形成多个层。这些层包括多个隧道氧化物层110，其 可以通过热氧化有源区105的露出部分而形成。这些隧道氧化物层110可具有大约60A 至大约100 A的厚度。然后在沟槽隔离区106和隧道氧化物层110上共形地淀积第一多晶 硅层112，如所示。该第一多晶硅层112可以是掺杂的或者是未掺杂的层，具有大约50A至 大约200A的厚度。接下来，在第一多晶硅层112上共形地淀积相对厚的电绝缘层114。该
8电绝缘层114可具有大约200 A至大约1000 A的厚度，这足够完全填充凹陷108。
现在参照图3D和4D，然后通过回蚀或化学机械抛光(CMP)工序平整化电绝缘层 114和第一多晶硅层112。执行该平整化步骤足够的持续时间，以露出沟槽隔离区106的上 表面，并限定多个第一多晶硅图形112a。还轻微地回蚀电绝缘层114的平整化的上表面，以 在凹陷108内限定多个绝缘区115。如所示，相对于沟槽隔离区106的上表面，凹陷这些绝 缘区115的上表面。 随后，如图3E和4E所示，在图3D和4D的结构共形地淀积第二多晶硅层117。具 体，在沟槽隔离区106、绝缘区115和第一多晶硅图形112a上淀积第二多晶硅层117。然后 平整化第二多晶硅层117以限定多个第二多晶硅图形117a，其具有与沟槽隔离区106的上 表面平齐的上表面。如图3F和4F所示，第二多晶硅图形117a和相应一个第一多晶硅图形 112a的每一个共同形成相应的初始浮置栅电极图形120。如图3F所示，每个初始浮置栅电 极图形120在位线方向上延伸NAND行的整个长度(例如，横跨多个EEPR0M单元)。
现在参照图3G和4G，执行选择性回蚀步骤，以凹陷沟槽隔离区106并完全露出第 一多晶硅图形112a的侧壁。然后，顺序地将栅间介质层112和下导电层124(例如，第三多 晶硅层)淀积到初始浮置栅电极图形120和凹陷的沟槽隔离区106，如所示。栅间介质层 122可形成为氧化物_氮化物_氧化物(0N0)层，具有大约100人至大约200人的厚度，并
且下导电层124可形成为掺杂的多晶硅层，具有大约30A至大约200A的厚度。
然后执行选择性蚀刻步骤，以限定接触开口 126a(以及接触开口 126b，未在图3G 中示出)，该接触开口 126a通过下导电层124和栅间介质层122延伸，并露出相应初始栅电 极图形120的上表面。然后共形地淀积上导电层128(例如，第四多晶硅层)和电绝缘硬掩 模层130，如所示。上导电层128可形成为具有大约200 A至大约1000 A的厚度，以及硬掩 模层130可形成为氧化硅层，具有大约500 A至大约2500 A的厚度。 如图3H和4H所示，执行选择性蚀刻步骤，以顺序地蚀刻穿过硬掩模层130、上导 电层128、下导电层124、栅间介质层122、初始浮置栅电极图形120和绝缘区115，该绝缘 区115填充初始浮置栅电极图形120。这些选择性的蚀刻步骤导致限定硬掩模图形130a、 130b(以及在图2B中示出的130c)、 EEPROM单元的多个字线132a和浮置栅电极120a、以 及行选择线132b，其连接相应行内的行选择晶体管(SST)的栅电极。还限定接地选择线 132c(在图3H中未示出，但在图2B中示出)。这些选择性蚀刻步骤还在浮置栅电极120a 中限定电绝缘区115a以及与行选择晶体管(SST)相关联的绝缘区115b。如上参照图2D所 示，每个浮置栅电极120a具有底电极部分171a、顶电极部分173a和侧电极部分172a，如图 4H所示。 现在参照图2B、31和41，执行选择性的离子注入/驱入(drive-in)步骤，以限定 EEPROM单元的源区/漏区、行选择晶体管和接地选择晶体管。用图2B中的参考标号134、 136a和136b最佳地说明这些源区/漏区。在形成这些区之后，在衬底IOO上形成第一层 间介质层138。第一层间介质层138可以是氧化硅层，具有大约3000 A至大约8000 A的厚 度。如图2B所示，可以构图第一层间介质层138以在其中限定接触开口，并且可以在接触 开口中形成公共源线140。该公共源线140电连接到多个NAND行中的每个接地选择晶体管 (GST)的源区136b。还在第一层间介质层138上以及在公共源线140上形成第二层间介质 层142。第二层间介质层142可以是氧化硅层，具有大约500 A至大约2000 A的厚度。然后执行选择性蚀刻步骤，以限定位线接触开口 144，该位线接触开口 144通过第一和第二层 间介质层延伸并露出行选择晶体管(SST)的漏区136a。然后使用危险接触插塞146填充该 位线接触开口 144。 图5A-5E以及6A-6E说明根据本发明的实施例的形成EEPROM器件的额外方法。具 体，图5A和6A说明在图3B和4B所示的衬底上形成隧道氧化物图形110和多晶硅图形212 的步骤。可以通过淀积空白多晶硅层，然后平整化该层足够时间以露出沟槽隔离区106的 上表面，来形成该多晶硅图形212。现在参照图5B和6B，回蚀该多晶硅图形212，以在相应 一个隧道氧化物图形110上限定多个相对薄的多晶硅图形212a。然后在隧道氧化物区106 上以及在多晶硅图形212a上共形地淀积另一多晶硅层214。 如图5C和6C所示，选择性地回蚀多晶硅层214，以在沟槽隔离区106中的开口 108 的侧壁上形成多晶硅侧壁隔片214a。然后将电绝缘层淀积到开口中以及沟槽隔离区上，然 后平整化并回蚀，以限定具有在相应一个开口 108中凹陷的上表面的多个绝缘区115。然后 将多晶硅层216共形地淀积到沟槽隔离区106中以及多个绝缘区115上。该多晶硅层216 足够厚以完全填充开口 108。 现在参照图5D和6D，然后平整化多晶硅层216足够长的时间以露出沟槽隔离区 106，由此限定多个多晶硅图形216a。该平整化步骤可包括化学机械抛光和/或化学回蚀工 序。多晶硅层216的该平整化导致限定多个初始浮置栅电极结构120'。这些初始浮置栅电 极结构120'的每一个包括相应多晶硅图形216a、一对多晶硅侧壁隔片214a和多晶硅图形 212a。 与图3F和4F的结构相似的图5D和6D的结构，经历上述参照图3G-3H和4G-4H说 明并描述的进一步处理。然而，如图5E和6E所示，通过蚀刻(例如，湿法蚀刻)除去绝缘 区115，由此限定与EEPR0M单元和行选择以及接地选择晶体管相关联的多个隧道路径121a 和121b。 下面，如图2B、31和41所示，执行选择性的离子注入/驱入步骤，以限定多个 EEPROM单元的源区/漏区、行选择晶体管和接地选择晶体管(未在图4I中示出)。通过图 2B中的参考标号134、136a和136b最佳说明这些源区/漏区。在形成这些区之后，在衬底 100上形成第一层间介质层138。还提供该第一介质层138以重填充隧道路径121a和121b， 该第一层间介质层138可以是具有大约3000 A至大约8000 A的厚度的氧化硅层。
然后，如图2B所示，可以构图第一层间介质层138以在其中限定接触开口 ，以及可 以在接触开口中形成公共源线140。该公共源线140电连接到多个NAND行中的每个接地 选择晶体管(GST)的源区136b。还在第一层间介质层138上和公共源线140上形成第二 层间介质层142。然后执行选择性的蚀刻步骤，以限定位线接触开口 144，该位线接触开口 144通过第一和第二层间介质层延伸，并露出行选择晶体管(SST)的漏区136a。然后使用 位线接触插塞146填充该位线接触开口 144。 图7A-7E说明根据本发明的额外实施例的NAND型EEPROM器件。具体，图7A是具 有L形浮置栅电极40的EEPROM单元的NAND型阵列的一部分的透视图。这些L形浮置栅 电极40操作为减小字线和位线方向中的单元到单元耦合电容，而在编程操作期间仍然保 持足够高的控制电极到浮置栅电极耦合。如图7A所示，EEPROM单元的部分第一 NAND行包 括两个L形浮置栅电极40G1和40G3，以及部分EEPROM单元的第二 NAND行包括两个L形浮
10置栅电极40G2和40G4。在半导体衬底11上提供这些浮置栅电极，该半导体衬底11其中具 有由间隔开的浅沟槽隔离(STI)区30所限定的多个有源区20。这些有源区示为具有等于 wj勺宽度。在有源区20中形成EEPROM单元的源区/漏区(S/D)50和沟道区。本领域技术 人员将理解，沟道区表示在浮置栅电极40之下延伸(并且在相对的源区和漏区之间)的部 分有源区20。 L形浮置栅电极40的每一个示为包括水平部分和垂直部分(vertical segment)。 水平部分示为具有厚度t"以及的宽度和w2的长度。垂直部分示为具有厚度t2，以及w2 的宽度和^的长度。在字线方向上的相邻浮置栅电极之间的间隔示为4，以及在位线方向 上的相邻浮置栅电极之间的间隔示为d2。 图7B是具有L形浮置栅电极40的EEPROM单元的另外部分NAND型阵列的透视图， 该L形浮置栅电极40在相应的隧道绝缘区17上延伸。如所示，按照行到行，以交替的左/ 右顺序排列这些L形浮置栅电极40。通过增加相应NAND行中的浮置栅电极的垂直部分之 间的有效距离，该交替顺序支持位线方向上的下栅到栅寄生耦合电容。因此，在图7B中，一 行EEPROM单元(在字线方向上)包括L形浮置栅电极，当在位线方向上看时，该L形浮置 栅电极在相应的垂直部分的右侧上具有水平部分，以及另一紧邻EEPROM单元行包括L形浮 置栅电极，该L形浮置栅电极在相应垂直部分的左侧上具有水平部分。图7B还说明了构图 的栅间介质层60和字线70。字线70的每一个操作为NAND型阵列的相应行内的EEPROM单 元的相应控制栅电极。 图7C是图7B的NAND型阵列的截面图，沿着线C_C'。如图7C所示，具有高度^ 的浮置栅电极40的垂直部分位于浅沟槽隔离区30上，并且浮置栅电极40的水平部分横跨 EEPROM单元的沟道区延伸。图7D是图7B的NAND型阵列的截面图，沿着线D-D'。如图7D 所示，浮置栅电极40具有位于相对于图7C所示的浮置栅电极的NAND行(NAND型阵列中) 的相对侧上的垂直部分。图7E是图7B的NAND型阵列的截面图，沿着线E-E'。如图7E所 示，浮置栅电极40的水平部分具有厚度以及在这些水平部分上设施栅间介质层60。参 考标号50表示位于EEPROM单元的相应NAND型行内的EEPROM单元的公用源区/漏区。
图8是具有在相应隧道绝缘区17上延伸的L形浮置栅电极40的部分NAND型阵 列的透视图。与图7B的L形浮置栅电极40相反，图8中的L形浮置栅电极不是按照行到 行，以交替的顺序排列。因此，由于图8的EEPROM阵列中的浮置栅电极沿着每个NAND行的 位线方向具有较大程度的重叠，与图8的NAND型阵列中的EEPROM单元相关联的寄生栅到 栅耦合电容大于与图7B中的EEPROM单元相关联的寄生栅到栅耦合电容。
将参照图9A-9M说明根据本发明的进一步实施例的EEPROM单元。在图9A中， EEPROM单元中的L形浮置栅电极40包括水平部分40h和垂直部分40v。还在浅沟槽隔离 区30中形成凹陷，并且这些凹陷与栅间介质层60呈直线。这些凹陷足够深，使得栅间介质 层60在有源区20和相应隧道绝缘层17之间的界面之下延伸，如所示。这些凹陷的深度还 导致栅间介质层60覆盖浮置栅电极40的侧壁。 相反，在图9B的单元实施例中，在相邻沟槽隔离区30的上表面之下凹陷隧道绝缘 层17。在这种情况下，由在水平部分40h之上延伸的沟槽隔离区30覆盖浮置栅电极40的 部分侧壁。因此，栅间介质层60不完全覆盖浮置栅电极40的侧壁。 在图9C的单元实施例中，在邻近沟槽隔离区30的上表面之上提升隧道绝缘层17。在这种情况下，由栅间介质层60覆盖水平部分40h的侧壁和隧道绝缘层17的侧壁，如所示。图9C的单元实施例相似于图9A的单元实施例，然而，相对于图9A，图9C的水平部分40h较窄。图9D的单元实施例相似于图9C的单元实施例，然而，水平部分40h示为具有与有源区20相同的横向尺寸。图9E的单元实施例相似于图9D的单元实施例，然而，水平部分40h示为具有相对于有源区20要窄的横向尺寸。因此，栅间介质层60接触隧道绝缘层17的部分上表面。 图9F的单元实施例相似于图9A的单元实施例，然而，在浮置栅电极40的水平部分40h和栅间介质层60之间提供缓冲图形65，如所示。该缓冲图形65可由氧化物材料、氮化物材料或具有相对高的介电常数(例如，高k材料)的材料构成。图9G的单元实施例相似于图9B的单元实施例，然而，在浮置栅电极40的水平部分40h和栅间介质层60之间提供缓冲图形65，如所示。 图9H的单元实施例相似于图7C的单元实施例，然而，水平部分40h的厚度^小于垂直部分40v的厚度t2。图91的单元实施例相似于图7C的单元实施例，然而，水平部分40h的厚度^大于垂直部分40v的厚度t2。图9J的单元实施例相似于图7C的单元实施例，然而，浮置栅电极40具有两个垂直部分40vl和40v2。垂直部分40vl具有高度^，以及垂直部分40v2具有高度h2。 图9K的单元实施例相似于图9B的单元实施例，然而，浮置栅电极的垂柱部分分为下垂直部分40vl、中心部分40c和上垂直部分40vu。图9L的单元实施例相似于图7C的单元实施例，然而，浮置栅电极的水平部分分为下水平部分40hl和上水平部分40hu。下水平部分的宽度等于有源区20的宽度，以及上水平部分的宽度大于有源区20的宽度。图9M的单元实施例相似于图9L的单元实施例，然而，下水平部分40hl和上水平部分40hu的宽度等于有源区20的宽度。 现在将参照图10A-10J以及11A-11J更加全面地说明形成具有L形浮置栅电极的EEPROM存储器件的技术。如图IOA和IIA所示，在半导体衬底11的初始表面上顺序地形成焊盘氧化物层14和沟槽硬掩模层(例如，氮化硅层)，然后光刻地构图，以限定沟槽硬掩模图形18，该沟槽硬掩模图形18其中具有露出半导体衬底11的多个条形开口。然后执行选择性的蚀刻步骤，以在半导体衬底11中限定多个浅沟槽9，如图IOB和IIB所示。在该蚀刻步骤期间，沟槽硬掩模图形18用作蚀刻掩模，并且在衬底11中限定多个半导体有源区20。
现在参照图IOC和IIC，然后使用浅沟槽绝缘(STI)区30填充浅沟槽9。可以通过将相对厚的电绝缘层共形地淀积到图IOB和11B的结构上，然后使用化学机械抛光(CMP)技术回蚀淀积的电绝缘层，来形成这些STI区30。可以执行回蚀步骤足够长的时间，以露出沟槽硬掩模图形18的上部，如所示。 图10D和11D说明除去沟槽硬掩模图形18和焊盘氧化物层14，由此限定在相邻STI区30之间的开口22的步骤。如所示，由于焊盘氧化物层14的除去(例如，蚀刻)，STI区30的侧壁可以变得横向凹陷。然后执行热氧化有源区20的上部的步骤，由此在有源区20上限定多个隧道氧化物层17。还使用另一种淀积技术(例如，氧化CVD)形成隧道氧化物层17。现在参照图10E和IIE，在STI区30上和隧道氧化物层17上共形地淀积多晶硅层40'。多晶硅层40包括STI区30的侧壁上的相对垂直部分40vl'和40v2'。这些相对垂直部分40vl'和40v2'在STI区30之间限定第二开口 22，。
现在参照图IOF和IIF，在第二开口 22'中形成缓冲区65'。这些缓冲区65'可以形成为例如氧化物、氮化物或氧化铝(例如，A1W》区。可以通过在多晶硅层40'上共形地淀积绝缘层(未示出)以由此填充第二开口22'，然后平整化电绝缘层足够长的时间以露出多晶硅层40'，来形成这些缓冲区65'。平整化步骤可以执行为化学机械抛光(CMP)步骤。
图IOG和IIG说明在图IOF和11F的结构上淀积栅掩模层，然后光刻地构图栅掩模层以限定在位线方向上延伸的多个条状浮置栅掩模图形55的步骤。如所示，这些浮置栅掩模图形55的每一个覆盖多晶硅层40'的相应垂直部分40v2'。现在参照图IOH和IIH，执行蚀刻步骤，以选择性地使用浮置栅掩模图形55作为蚀刻掩模，回蚀多晶硅层40'。该蚀刻步骤导致形成多个L形浮置栅电极40"，该L形浮置栅电极40"具有水平和垂直部分40h'和40v' 2。随后，使用蚀刻步骤选择性地除去至少部分缓冲区65'，该蚀刻步骤还可导致STI区30中的某些凹陷。在完全除去缓冲区65'的情况下，可以执行额外的蚀刻步骤(未示出)来使得L形浮置栅电极40"的垂直和水平部分变薄，如图9H-9I所示。
图101和111说明在L形浮置栅电极40"上和STI区30上共形地淀积栅间介质层60'。该介质层60'可形成为例如氧化物-氮化物-氧化物层或高k介质层(例如，氧化铝层)。最终，图10J和11J说明形成在字线方向上延伸并相反于L形浮置栅电极40"的多个字线70。可以通过共形地淀积空白导电层，然后选择性地将导电层构图为多个字线70，来形成这些字线70。然后可以通过使用字线70作为注入掩模将源区/漏区掺杂剂注入有源区20，而在有源区20中形成源区/漏区50。 形成EEPROM存储单元的额外方法包括形成L形浮置栅电极，其具有沿位线方向的交替的左/右顺序。这些方法与图10A-10J以及11A-11J说明的方法相似，然而，形成多个条形浮置栅掩模图形的步骤被图12A的形成网孔形浮置栅掩模图形55'的步骤所取代，该网孔形浮置栅掩模图形55'其中具有沿着位线方向以之字形排列的交错的多个开口。开口的交错的排列导致形成沿着位线方向交错(朝向左和朝向右)的L形浮置栅电极40"，如图12B所示。然后在图12B的结构上执行图10I-10J和11I-11J的步骤，由此限定多个字线。
在附图和说明书中，公开了本发明的典型优选实施例，尽管使用了特定术语，仅仅以通用和描述性的意义使用它们而不是为了限制的目的，在下面的权利要求中阐述本发明的范围。
权利要求
一种非易失性存储阵列，包括半导体衬底；第一行非易失性存储单元，其中包括具有第一不对称横断截面的浮置栅电极；以及第二行非易失性存储单元，紧邻所述第一行非易失性存储单元延伸，所述第二行非易失性存储单元其中包括具有第二不对称横断截面的浮置栅电极，当相对于所述半导体衬底的法线旋转180°时，该第二不对称横断截面示为等同于第一不对称横断截面。
2. 如权利要求1的非易失性存储阵列，其中分别在所述第一和第二行非易失性存储单 元中的第一和第二浮置栅电极位于与非易失性存储阵列相同的列中；以及其中彼此相对的 第一和第二浮置栅电极的相对表面之间的重叠面积小于第一浮置栅电极的横断截面面积 的大约75%。
3. —种闪速EEPROM阵列，包括第一行EEPROM单元，其中具有第一浮置栅电极，该第一浮置栅电极包括至少一个水平 部分和至少一个垂直部分，其共同限定朝向第一方向的第一浮置栅电极的第一L形部分； 以及第二行EEPROM单元，紧邻所述第一行EEPROM单元延伸，所述第二行EEPROM单元在其中具有第二浮置栅电极，该第二浮置栅电极包括至少一个水平部分和至少一个垂直部分， 其共同限定朝向与第一方向相反的第二方向的第二浮置栅电极的第二L形部分。
全文摘要
公开了一种非易失性存储阵列和闪速EEPROM阵列。一种闪速EEPROM阵列，包括其中具有第一浮置栅电极的第一行EEPROM单元，和在其中具有第二浮置栅电极的第二行EEPROM单元。该第一浮置栅电极包括至少一个水平部分和至少一个垂直部分，其共同限定朝向第一方向的第一浮置栅电极的第一L形部分。第二浮置栅电极包括至少一个水平部分和至少一个垂直部分，其共同限定朝向与第一方向相反的第二方向的第二浮置栅电极的第二L形部分。
文档编号H01L27/115GK101752386SQ20091026193
公开日2010年6月23日 申请日期2006年9月4日 优先权日2005年9月2日
发明者崔定赫 申请人:三星电子株式会社