具有窄导线图案的半导体装置及其形成方法

专利名称：具有窄导线图案的半导体装置及其形成方法
技术领域：
本发明涉及半导体装置，更具体地，本发明涉及具有导线图案的半导体装置以及
形成这些装置的相关方法。
背景技术：
高度集成的半导体装置可包含具有各种宽度的图案，这些图案包括节距小于光刻工艺分辨率极限的极小图案以及具有可以使用光刻工艺实现的相对大的节距的图案。

发明内容
根据本发明的实施例，提供了包括多条导线的半导体装置，每条导线具有第一线部分和第二线部分，第一线部分沿第一方向在基板上延伸，第二线部分沿第二方向从第一线部分的端部延伸，并且第一方向不同于第二方向。这些半导体装置还包括多个接触垫和多条虚设导线，每个接触垫直接连接到多条导线中相应一条的第二线部分，每条虚设导线包括沿第二方向从多个接触垫中的相应一个延伸的第一虚设部分。 多条导线可以包括相邻的第一和第二导线。接触垫可以包括直接连接到第一导线的第一接触垫和直接连接到第二导线的第二接触垫。第一接触垫可以直接连接到第一虚设导线，而第二接触垫可以直接连接到第二虚设导线。第一虚设导线和第二虚设导线可以具有不同的形状。此外，第一和第二虚设导线的至少之一可以包括沿第三方向从第一虚设部分的一端延伸的第二虚设部分，其中第三方向不同于第二方向。 导线可以包括相邻的第一和第二导线。接触垫可以包括直接连接到第一导线的第一接触垫和直接连接到第二导线的第二接触垫。仅仅第一接触垫和第二接触垫的其中之一可以连接到虚设导线之一。此外，每条虚设导线还可以包括沿第三方向从第一虚设部分的一端延伸的第二虚设部分，其中第三方向不同于第二方向。 每个接触垫可以包括沿第二方向延伸的线性边缘部分，而一些导线的第二线部分
可以延伸以与接触垫中相应一个的线性边缘部分一起形成直线。在一些实施例中，具有与
导线之一的第二线部分一起形成直线的线性边缘部分的每个接触垫也可以连接到虚设导
线中的相应一条。具有与导线之一的第二线部分一起形成直线的线性边缘部分的每个接触
垫可以包括相邻于第二线部分的非线性边缘部分。线性边缘部分和非线性边缘部分可以彼
此隔开，并且第二线部分可以设置在线性边缘部分和非线性边缘部分之间。 在包括相邻的第一和第二导线的实施例中，接触垫可以包括连接到第一导线的第
一接触垫和连接到第二导线的第二接触垫。第一和第二接触垫的每个可以包括沿第二方向
延伸的边缘部分。仅第一和第二导线的其中之一的第二线部分可以包括直侧壁，该直侧壁
延伸以与边缘部分一起形成直线。在某些实施例中，具有与导线之一的第二线部分一起形
成直线的线性边缘部分的每个接触垫也连接到虚设导线之一。 导线的第一线部分可以彼此平行延伸并且彼此隔开第一距离。对于每个接触垫，相应导线的连接到接触垫的第二线部分与连接到接触垫的相应虚设导线隔开大于第一距离的距离。 在包括相邻的第一和第二导线的实施例中，接触垫可以包括连接到第一导线的第一接触垫和连接到第二导线的第二接触垫。第一导线的第二线部分的长度可以与第二导线的第二线部分的长度不同。 根据本发明的进一步实施例，提供了形成半导体装置的方法，其中具有第一区域、第二区域以及连接到第一和第二区域的第三区域的导电层形成在基板上。双掩模层形成在覆盖第一区域、第二区域和第三区域的导电层上。双掩模层被图案化以在相应的第一、第二和第三区域上形成第一、第二和第三掩模图案，其中第一至第三掩模图案彼此连接并且第二掩模图案的宽度大于第一掩模图案的宽度。形成第一、第二和第三间隙壁，其中第一间隙壁覆盖第一掩模图案的侧壁，第二间隙壁覆盖第二掩模图案的侧壁，且第三间隙壁覆盖第三掩模图案的侧壁。移除第一和第三掩模图案而保留第二掩模图案。最后，使用第一、第二和第三间隙壁作为蚀刻掩模图案化导电层，从而形成从第一区域延伸到第三区域的导电图案。 导电图案可以包括多条导线，每条导线具有沿第一方向在第一区域中延伸到第一线部分和沿第二方向在第三区域中从第一线部分的一端延伸的第二线部分，其中第一方向不同于第二方向；导电图案还包括在第二区域的多个接触垫，其中每个接触垫经由相应导线的第二线部分连接到多条导线中的相应条导线；导电图案还包括形成在第三区域中的多条虚设导线，其中每条虚设导线具有沿第二方向从多个接触垫中的相应一个延伸的第一虚设部分。 根据这些方法，第一、第二和第三掩模图案可以通过在双掩模层上形成第一、第二和第三可变掩模图案来形成，其中第一可变掩模图案设置在第一区域中，第二可变掩模图案设置在第二区域中，而第三可变掩模图案设置在第三区域中。第一、第二和第三掩模图案可以使用第一至第三可变掩模图案作为蚀刻掩模通过蚀刻双掩模层来同时形成，蚀刻在这样的条件下进行第一可变掩模图案的磨蚀量大于第二可变掩模图案的磨蚀量，其中第一掩模图案具有由第一可变蚀刻掩模图案覆盖的第一顶表面，第二掩模图案具有由第二可变掩模图案覆盖的第二顶表面，而第三掩模图案具有由第三可变掩模图案覆盖的第三顶表面。 在形成第一、第二和第三掩模图案之后且在形成第一、第二和第三间隙壁之前，该方法还可以包括通过移除第一可变掩模图案来暴露第一掩模图案的第一顶表面。第一、第二和第三间隙壁的形成可以包括形成间隙壁掩模层以覆盖第一掩模图案的侧壁和第一顶表面、第二掩模图案的侧壁、第二可变掩模图案的暴露表面、第三掩模图案的暴露表面、以及第三可变掩模图案的暴露表面，还包括通过蚀刻间隙壁掩模层从间隙壁掩模层的剩余部分形成第一至第三间隙壁。 在形成第一、第二和第三间隙壁之后且在除去第一掩模图案之前，该方法还包括通过除去第一可变掩模图案来暴露第一掩模图案的第一顶表面。 在第一、第二和第三间隙壁的形成期间，第一至第三间隙壁可以形成为彼此连接。
在除去第一和第三掩模图案之后且在形成导电图案之前，该方法还可以包括进行修整工艺(trimming process)，其中第一间隙壁的第一部分和第三间隙壁的第二部分被除去以将连接的第一、第二和第三间隙壁分成两个部分。该修整工艺还可以涉及除去第二间隙壁的第三部分。 基板还可以包括用于修整的第四区域，并且在第一、第二和第三掩模图案的形成中，第四掩模图案可以进一步形成以设置在第四区域中。在形成第一、第二和第三间隙壁中，第四间隙壁可以进一步形成以覆盖第四掩模图案的侧壁。第一至第三间隙壁可以形成为以环形方式彼此连接。在除去第一和第三掩模图案之后且在形成导电图案之前，该方法还可以包括进行修整工艺，其中以环形方式连接的第一至第三间隙壁被分成两个部分。在该修整工艺中，由第一间隙壁组成的第一部分和由第四间隙壁组成的第二部分可以从以环形方式连接的第一至第四间隙壁除去。 根据本发明的更进一步的实施例，提供了图案化导电层以形成第一和第二导线以及第一和第二接触垫的方法。根据这些方法，掩模层形成在导电层上。然后掩模层被图案化以在导电层的第一部分中形成间隙壁掩模图案、在导电层的第二部分中形成第一接触垫掩模图案以及在导电层的第三部分中形成第二接触垫掩模图案。导电层被图案化以同时形成直接相邻于间隙壁掩模图案的第一侧的第一导线、直接相邻于间隙壁掩模图案的第二侧的第二导线、在第一接触垫掩模图案下的第一接触垫和在第二接触垫掩模图案下的第二接触垫。 在某些实施例中，该方法还包括形成覆盖间隙壁掩模图案的侧壁的第一间隙壁、覆盖第一接触垫掩模图案的侧壁的第二间隙壁、覆盖第二接触垫掩模图案的侧壁的第三间隙壁、以及连接第二和第三间隙壁的第四间隙壁，其中第一间隙壁在图案化导电层期间用作形成第一导线的蚀刻掩模，而第二间隙壁在图案化导电层期间用作形成第二导线的蚀刻掩模。该方法还包括用于除去第四间隙壁的一部分的修整工艺。在这些方法中，第一接触垫掩模图案和第二间隙壁可以用作蚀刻掩模以在图案化导电层期间形成第一接触垫，而第二接触垫掩模图案和第三间隙壁可以用作蚀刻掩模以在图案化导电层期间形成第二接触垫。


本发明的示范性实施例在以下结合附图进行的详细描述中将会被更清楚地理解，在附图中 图1是根据本发明的特定实施例的半导体装置的存储系统的示意性方块图； 图2是根据本发明实施例的半导体装置的局部布局图； 图3是根据本发明进一步实施例的半导体装置的局部布局图； 图4是根据本发明更进一步实施例的半导体装置的局部布局图； 图5A至16B是用于说明根据本发明实施例形成半导体装置的方法的平面和截面
图； 图17是用于说明根据本发明进一步实施例形成半导体装置的图案的方法的平面图； 图18至22是用于说明根据本发明更进一步实施例形成半导体装置的图案的方法的平面图； 图23A至24B是用于说明根据本发明附加实施例形成半导体装置的图案的方法的平面图和截面图。
具体实施例方式
在下文将参照附图更详细地描述本发明的示范性实施例。然而，本发明可以以很多不同的形式体现，而不应被解释为限于在此阐述的实施例。相反，提供这些示范性实施例使得该公布透彻和完整，并将本发明的构思充分传达给本领域的技术人员。在所有附图中，相同的附图标记代表相同的元件。为了解释的方便，各种元件和区域示意性地示出，因此，本发明的构思不限于此。 应当理解，虽然这里可使用术语第一、第二等描述各种元件，但这些元件不应受限于这些术语。这些术语仅用于将一个元件与另一元件区别开。例如，第一元件可以称为第二元件，并且类似地，第二元件可以称为第一元件，而不偏离本发明的范围。如此处所用的，术语"和/或"包括一个或多个所列相关项目的任何及所有组合。 应当理解，当称一元件比如层、区域或基板在另一元件"上"或延伸到另一元件"上"时，它可以直接在其他元件或层上或者直接延伸到其他元件上，或者还可以存在插入的元件。相反，当称一元件"直接在"另一元件上、或"直接"延伸到另一元件"上"时，不存在插入的元件。还应该被理解的是，当称一元件"连接到"或"耦合到"另一元件时，它可以直接连接到或耦合到其他元件，或者还可以存在插入的元件。相反，当称一个元件"直接连接到"或"直接耦合到"另一元件时，不存在插入的元件。用于描述元件之间的关系的其他词语应当以相似的方式解释(即，"之间"相对于"直接之间"，"相邻"相对于"直接相邻"等)。
相对性术语比如"之下"或"之上"或"上"或"下"或"水平"或"垂直"在这里可以用于描述如图所示的一个元件、层或区域相对于另一个元件、层或区域的关系。应该理解的是，这些术语旨在包括除图中描绘的取向之外的装置的不同取向。 本发明的实施例在这里参照作为本发明的理想实施例(以及中间结构)的示意型图解的截面图进行描述。图中的层或区域的厚度可以为了清除起见而被夸大。另外，应该预期例如由于制造技术和/或公差引起的与图解的形状的变化。 这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明。如此处所用的，除非上下文另有明确表述，否则单数形式"一 (a)"、"一 (an)"和"该(the)"均同时旨在包括复数形式。还应当理解，这里使用的术语"包含(comprise)"、"包含(comprising)"、"包括(includes)"和/或"包括(including)"，指定了所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。 除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。进一步应当理解的是，这里使用的术语应当解释为具有与本公开的上下文与相关技术中一致的含义，而不应该解释为理想化的或过于形式化，除非这里作了清楚限定。 图1是根据本发明实施例的半导体装置的存储系统100的示意性方块图。存储系统100包括主机10、存储控制器20和闪存30。 存储控制器20用作主机10和闪存30之间的接口 ，并且包括缓冲存储器22。尽管在图1中没有示出，存储控制器20还可以包括中央处理器(CPU)、只读存储器(R0M)、随机存取存储器(RAM)、接口块和/或其他元件。 闪存30可以包括单元阵列32、解码器34、页面缓冲器36、位线选择电路38、数据缓冲器42和控制单元44。 在运行中，数据和写指令可以从主机10输入到存储控制器20，而存储控制器20控制闪存30从而数据可以响应于写指令被写入单元阵列32。存储控制器20同样地控制闪存30，从而可以响应于来自主机10的读指令从单元阵列32读出数据。缓冲存储器22临时储存在主机10和闪存30之间交换的数据。 闪存30的单元阵列32包括多个存储单元。解码器34经由字线WL0、 WL1.....
至WLn连接到单元阵列32。解码器34接收来自存储控制器20的地址，并且在字线WLO、WL1、...、至WLn中选择一条字线或者产生选择信号Yi以在位线BL0、BL1、...、至BLm中选
择一条位线。页面缓冲器36经由位线BL0、BL1.....至BLm连接到单元阵列32。 图2是根据本发明实施例的半导体装置200的局部布局图。半导体装置200可以为NAND闪存装置。图2图解了半导体装置200的存储单元区域200A的一部分以及连接区域200B的一部分的布局，在连接区域200B中，多条导线(例如，字线或位线)连接到相应接触垫以提供到外围电路区域(未示出)中的外部电路(未示出)比如解码器的连接。存储单元区域200A可以组成图1的单元阵列32。 存储单元区域200A包括多个存储单元块240，图2中仅示出了一个存储单元块。
在存储单元块240中，形成一个单元串的多条导线201、202.....至232沿第一方向(沿图
2中的X轴方向)平行地延伸。导线201 、202.....至232设置在存储单元区域200A和连
接区域200B中。 导线201、202、...、至232包括沿第一方向延伸的各第一线部分201A、202A、...、
至232A，以及沿第二方向(沿图2中的Y轴方向)从相应的第一线部分201A、202A.....至
232A的一端延伸的各第二线部分201B、202B.....至232B。第二方向不同于第一方向。第
一线部分201A、202A.....至232A设置在存储单元区域200A和连接区域200B中。第二线
部分201B、202B.....至232B仅设置在连接区域200B中。尽管图2图解了第二方向以直
角与第一方向交叉的情况，然而可以理解的是第一和第二方向可以以其他的角度交叉。
在连接区域200B中，多个接触垫252和多个接触垫254形成为连接到各条导线201、202、...、至232。接触垫252和254连接到第二线部分201B、202B、...、至232B的端
部，而第二线部分201B、202B.....至232B相反的端部连接到第一线部分201A、202A.....
至232A。 参照图2，导线201、203.....至232的连接到接触垫252的第二线部分201B、
203B.....至232B的长度不同于各导线202、204.....至231的连接到接触垫254的第
二线部分202B、204B.....至231B的长度。然而，本发明不限于这种结构，而是在本发明
的进一步实施例中，第二线部分201B、203B.....至232B的长度可以与第二线部分202B、
204B、…、至231B的长度相同。 在连接区域200B中，每个接触垫252连接到多条虚设导线262中的相应一条虚设导线，而每个接触垫254连接到多条虚设导线264中的相应一条虚设导线。每条虚设导线262包括沿第二方向延伸的第一虚设部分262A，每条虚设导线264也类似地包括沿第二方向延伸的第一虚设部分264A。因此，第一虚设部分262A和264A平行于第二线部分201B、
202B.....至232B延伸。图2图解了所有接触垫252和254连接到虚设导线262和264中
的相应一条虚设导线的情况。然而，本发明不限于这种结构，而在其他的实施例中，仅有一些接触垫252和/或254可以连接到虚设导线262和264，例如参照图3将要描述的。
在图2的连接区域200B中，导线201、202、.、至232中连接到接触垫252中相应
一个接触垫的每条导线相邻于导线201、202.....至232中连接到接触垫254中相应一个
接触垫的另一条导线。如图2所示，虚设导线262的形状可以不同于虚设导线264的形状。 特别是，虚设导线262可以包括第一虚设部分262A、沿第三方向从第一虚设部分262A的一 端延伸的第二虚设部分262B、以及沿第四方向从第二虚设部分262B延伸的第三虚设部分 262C，其中第三方向不同于第二方向且第四方向不同于第三方向。在图2描述的具体实施 例中，第三方向等同于第一方向，而第四方向等同于第二方向，但本发明构思不限于此。在 图2的具体实施例中，虚设导线264仅包括第一虚设部分264A。 每个接触垫252具有沿第二方向延伸的线性边缘部分252L，而每个接触垫254也
类似地具有沿第二方向延伸的线性边缘部分254L。各导线202、204.....至231的第二
线部分202B、204B、...、至231B具有直侧壁202L、204L、...、至231L，这些直侧壁202L、 204L、.、至231L延伸以与接触垫254的连接到各第二线部分202B、204B、.、至231B的 线性边缘部分254L之一一起形成直线。图2图解了虚设导线264连接到接触垫254。在其 他实施例中，虚设导线264可以被省略，如将参考图3所描述的。 接触垫252的线性边缘部分252L延伸以与虚设导线262的第一虚设部分262A的 直侧壁262L —起形成直线。 每个接触垫252和254也可以具有在导线201、202、...、至232的第二线部分 201B、202B、...、至232B之一附近形成的非线性边缘部分252NL或254NL。对于接触垫252， 非线性部分252NL形成在第二线部分201B、203B、...、至231B之一与虚设导线262的第一 虚设部分262A之间。在接触垫252中，线性边缘部分252L和非线性边缘部分252NL可以 彼此隔开，而虚设导线262的第一虚设部分262A可以设置于它们之间。对于接触垫254，非线性边缘部分254NL形成在导线202、204.....至231的第二
线部分202B、204B.....至231B之一与虚设导线264之间。每个接触垫254的线性边缘部
分254L和非线性边缘部分254NL可以彼此隔开，而导线202、204.....至231的第二线部
分202B、204B、...、至231B之一可以设置在它们之间。 参照图2，非线性边缘部分252NL和254NL分别相对于接触垫252和254具有凸起 形状，但本发明不限于此。例如，在其他实施例中，非线性边缘部分252NL和254NL可以分 别相对于接触垫252和254具有凹入形状，或者凸起形状和凹入形状的结合。
导线201、203、...、至232可以具有第一宽度W1。虚设导线262和264可以分别 具有宽度W3和W4。宽度W3和/或W4可以等于第一宽度Wl 。在存储单元区域200A和连接区域200B中，导线201、202、...、至232的第一线部
分201A、202A.....至232A彼此沿第二方向隔开预定的距离，即，第一距离Dl。在连接区域
200B中，第二线部分201B、203B、...、至232B与第一虚设部分262A之间沿第一方向的距离 可以是第二距离D2。第二距离D2可以等于或大于第一距离D1。类似地，在连接区域200B
中，第二线部分202B、204B.....至231B和第一虚设部分264A之间沿第一方向的距离可以
是第三距离D3，该第三距离D3等于或大于第一距离Dl。第二距离D2和第三距离D3可以 彼此相等或不同。 在图2中，导线201、202.....至232可以是与存储单元区域中的多个存储单元相
11连的字线或位线。 图2图解了存储单元块240包括三十二条导线201、202、...、至232。然而，可以理解的是，在其他的实施例中也可以提供其他数目的导线。 图3是根据本发明又一个实施例的半导体装置300的局部布局图。半导体装置300可以是NAND闪存装置。图3图解了半导体装置300的存储单元区域300A的一部分和连接区域300B的部分的布局，在连接区域300B中，多条导线(例如，字线或位线)连接到各接触垫以提供到外围电路区域(未示出)中的外部电路(未示出)比如解码器的连接。存储单元区域300A可以形成图1的单元阵列32。 除了在连接区域300B中每个接触垫254没有包括如图2所示的虚设导线264外，图3的半导体装置300类似于图2的半导体装置200。在图3中，与图2中相同的附图标记表示相同的元件，因此其详细的描述将不再赘述。 参照图3，在连接区域300B中，多个接触垫252分别连接到具有第一虚设部分262A的多条虚设导线262，第一虚设部分262A沿第二方向(图3中的Y轴方向)平行于第
二线部分201B、202B.....至232B延伸。然而，接触垫254没有连接到各虚设导线。在每
个接触垫254中，凹入侧壁354R可以形成于非线性边缘部分354NL附近，非线性边缘部分354NL在多条导线202、204、 、231的第二线部分202B、204B、...、至231B附近。每个接触垫254剩余的三个侧壁不是凹入的。 在每个接触垫254中，非线性边缘部分354NL形成在连接到接触垫254的第二线部分202B、204B、 、231B与凹入侧壁部分354R之间。 图4是根据本发明再一个实施例的半导体装置400的局部布局图。半导体装置400可以是NAND闪存装置。图4图解了半导体装置400的存储单元区域400A的一部分和连接区域400B的部分的布局，在连接区域400B中，多条导线(例如，字线或位线)连接到各接触垫以提供到外围电路区域(未示出)中的外部电路(未示出)比如解码器的连接。存储单元区域400A可以形成图1中的单元阵列32。 除了在连接区域400B中，连接到多个接触垫254的多条虚设导线464中的每条包括第一虚设部分464A、沿不同于第二方向的第三方向从第一虚设部分464A的一端延伸的第二虚设部分464B、以及沿不同于第三方向的第四方向从第二虚设部分464B延伸的第三虚设部分464C外，图4的半导体装置400类似于图2的半导体装置200。在图4中，与图2中相同的附图标记表示相同的元件，因此其详细的描述将不再赘述。 第 一 虚设部分464A平行于导线202、204、...、至231的第二线部分202B、
204B.....至231B从接触垫254延伸。图4图解了第三方向等同于第一方向，且第四方向
等同于第二方向的情况，但本发明不限于此。 每条虚设导线262的形状不同于每条虚设导线464的形状。 如图4所示，每个接触垫254的非线性边缘部分254NL形成于导线202、204.....
231的第二线部分202B、204B.....至231B之一与连接到接触垫254的虚设导线464的第
一虚设部分464A之间。 图5A至16B是图解根据本发明实施例形成半导体装置的形成方法的平面图和截
面图。这些方法例如可以用于形成图2的半导体装置200。图5A、6A.....至16A是由附图
标记"5A"表示的图2的局部平面图。图5B、6B.....至16B是分别沿图5A、6A.....至16A中的线B1-B1'、B2-B2'和B3-B3'剖取的截面图。 参照图5A和5B，提供了包括图2的存储单元区域200A和连接区域200B的基板500。 在存储单元区域200A和连接区域200B中，导电层512形成在基板500上，导电层
512用于形成多条导线，例如，导线201、202.....至232，并且硬掩模层514和缓冲掩模层
516依次形成在导电层512上。然后，双掩模层520和可变掩模层530依次形成在缓冲掩模层516上，并且多个掩模图案540形成在可变掩模层530上。 每个掩模图案540包括第一掩模部分540A、第二掩模部分540B、以及连接第一和第二掩模部分540A和540B的第三掩模部分540C。第一掩模部分540A从存储单元区域200A延伸并延伸到连接区域200B中，其中条纹的节距(即相邻条纹之间的中心至中心的距离)为第一节距2PC。第二掩模部分540B和第三掩模部分540C形成在连接区域200B中。
在存储单元区域200A和连接区域200B中，第一掩模部分540A可以具有第一节距2PC，第一节距2PC两倍于所获得的图案的微小节距PC。同样，在存储单元区域200A和连接区域200B中，形成为窄图案的每个第一掩模部分540A的微小宽度WD1例如等于图2中的
导线201 、202.....至232之间的距离Dl，这些导线是最终形成在基板500上的图案。 第二掩模部分540B形成为具有小于最终形成的图案宽度的宽度。例如，为了形成图2的接触垫252，第二掩模部分540B形成为具有小于接触垫252的宽度W2 (见图2)的宽度WD2，如在图5B的沿线B3-B3'剖取的截面图中所示。第二掩模部分540B的宽度WD2和第一掩模部分540A的宽度WD1之间的差异越大，根据按照本发明实施例的方法中所使用的三维(3D)蚀刻效应，蚀刻量之间的差异引起的效应越大，这种效应将在后面参照图7A和7B描述。第一掩模部分540A和第二掩模部分540B可以使用单一的光掩模进行一次光刻工艺而同时形成。 基板500可以是通常的半导体基板，比如，硅基板。 导电层512可以是掺杂的多晶硅、金属、金属氮化物或其组合。例如，当使用导电层512形成字线时，导电层512可以包含从由TaN、 TiN、 W、丽、H预和钨硅化物组成的组中选择的材料，或者其组合的导电材料。当使用导电层512形成位线时，导电层512例如可以是掺杂的多晶硅或金属。 硬掩模层514可以是单层或具有多层结构，在多层结构中，堆叠在预定的蚀刻条件下具有不同蚀刻特性的多个硬掩模层。例如，硬掩模层514可以是氧化物层、氮化物层或其组合。例如，硬掩模层514可以是氧化物层而缓冲掩模层516可以是多晶硅层或氮化物层，但本发明不限于此。硬掩模层514和缓冲掩模层516可以分别由在预定蚀刻条件下具有不同蚀刻特性的材料形成。在一些情况，缓冲掩模层516可以省略。硬掩模层514可以形成为约1000至约3000埃的厚度。缓冲掩模层516可以形成为约300至约1000埃的厚度。 在双掩模层520中，其上形成第一掩模部分540A的第一部分可以用作用于增加第一掩模部分540A的图案密度的牺牲层，并且蚀刻掩模的一部分可以形成在其上形成有第二掩模部分540B的第二部分上，以获得期望的图案。 双掩模层520可以由根据缓冲掩模层516的类型的各种类型的材料形成。例如，双掩模层520可以是非晶碳层(ACL)或含碳层。在其他实施例中双掩模层520可以由选自由Si02、 Si3N4、 SiCN和多晶硅组成的组中的含硅材料形成。 双掩模层520可以使用旋涂工艺或化学气相沉积(CVD)工艺形成。例如，将描述当含碳材料用于形成双掩模层520时形成双掩模层520的工艺。首先，使用旋涂工艺、CVD工艺或其他工艺在缓冲掩模层516上将有机化合物涂覆到约1000至约5000埃的厚度。有机化合物可以由包含芳族环的碳氢化合物形成。该芳族环可以包括苯基、苯和萘中的至少一种或其衍生物。有机化合物可以由具有占该有机化合物的总重量的约85%至约99%的较高碳含量的材料形成。含碳层可以通过在第一烘焙工艺中在约15(TC至约35(TC的温度来烘焙有机化合物获得。第一烘焙工艺可以进行约60秒。然后，含碳层在约30(TC至约55(rC的温度于第二烘焙工艺中被硬化。第二烘焙工艺可以进行约30秒至约300秒。含碳层通过第二烘焙工艺被硬化，从而在其他层于例如约400°C以上的较高温度形成于含碳层上时防止含碳层的恶化。 可变掩模层530形成以对于双掩模层520用作蚀刻掩模。可变掩模层530的厚度可以基于以下情况被选择以引起3D蚀刻效应(这将参照图7A和7B在稍后描述)可变掩模层530的材料、蚀刻双掩模层520的后续工艺的蚀刻条件(这将参照图7A和7B在稍后描述)、第一掩模部分540A的宽度WD1、以及第二掩模部分540B的宽度WD2。
可变掩模层530可以由对于双掩模层520具有蚀刻选择性的材料形成，从而其可以用作双掩模层520的蚀刻掩模。例如，可变掩模层530可以由选自由SiON、 Si02、 Si3N4、SiCN和多晶硅组成的组的含硅材料形成。在其他实施例中，可变掩模层530可以由金属或有机材料形成。 掩模图案540例如可以使用光刻工艺形成。掩模图案540可以是光致抗蚀剂层，
或可以具有由有机或无机材料形成的抗反射层和光致抗蚀剂层的堆叠结构。 在掩模图案540中，第一掩模部分540A的宽度WD1对应于要获得的半导体装置的
最小特征尺寸，而第二掩模部分540B的宽度WD2可以大于该最小特征尺寸。例如，第一掩
模部分540A的宽度WD1可以在从几纳米到几十纳米的范围内。 如图5A所示，第一掩模部分540A和第二掩模部分540B之间的第三掩模部分540C的宽度WD3可以大于第一掩模部分540A的宽度WD1。 参照图6A和6B，可变掩模层530使用掩模图案540作为蚀刻掩模被蚀刻，从而在存储单元区域200A和连接区域200B中形成第一至第三可变掩模图案530A、530B和530C。第一可变掩模图案530A位于第一掩模部分540A之下，第二可变掩模图案530B位于第二掩模部分540B之下，而第三可变掩模图案530C位于第三掩模部分540C之下。
掩模图案540的宽度转录到可变掩模层530中，因此，第一可变掩模图案530A可以具有等于第一掩模部分540A的宽度WD1的宽度，以及第二可变掩模图案530B可以具有等于第二掩模部分540B的宽度WD2的宽度，而第三可变掩模图案530C可以具有等于第三掩模部分540C的宽度WD3的宽度。 当蚀刻可变掩模层530以形成第一可变掩模图案530A、第二可变掩模图案530B和第三可变掩模图案530C时，掩模图案540的厚度(即图中的高度)可以减小。
参照图7A和7B，在除去掩模图案540后，通过使用第一、第二和第三可变掩模图案530A、530B和530C作为蚀刻掩模蚀刻双掩模层520直到暴露缓冲掩模层516，从而形成分别设置于第一、第二和第三可变掩模图案530A、530B和530C之下的第一、第二和第三掩模图案520A、520B和520C。 在蚀刻双掩模层520期间，第一可变掩模图案530A和第二可变掩模图案530B受在各个方向上的蚀刻环境的影响，这里的各个方向包括相对于基板500的主表面的延伸方向的垂直和平行方向，如在图7B的块"窄"和"宽"中由箭头al、bl、cl、a2、b2和c2所示。结果，第一可变掩模图案530A的侧壁具有倾斜蚀刻表面Sl，而第二可变掩模图案530B的侧壁具有倾斜蚀刻表面S2，如图7B所示。在这种情况下，第一可变掩模图案530A的微小宽度WD1小于第二可变掩模图案530B的宽度WD2。因此，当倾斜蚀刻表面Sl在由箭头al和bl表示的方向或其他方向上被持续磨蚀时，在短时间段内第一可变掩模图案530A的侧壁的倾斜表面Sl在第一可变掩模图案530A的顶表面处彼此相遇。因此，随着第一可变掩模图案530A侧壁的磨蚀量增加，第一可变掩模图案530A的顶表面的磨蚀在由箭头cl表示的方向上加速(在下文称为"3D蚀刻效应")。然而，因为第二可变掩模图案530B的宽度WD2大于第一可变掩模图案530A的宽度WD1，直到完成了双掩模层530的蚀刻，第二可变掩模图案530B的顶表面在由箭头c2表示的方向上的磨蚀量因3D蚀刻效应而远小于第一可变掩模图案530A在由箭头cl表示的方向上的磨蚀量，即使当倾斜蚀刻表面S2在由箭头a2和b2的方向或其他方向上被持续地磨蚀。 因此，在形成第一掩模图案520A和第二掩模图案520B之后，保留在第一掩模图案520A上的第一可变掩模图案530A的厚度TA1小于保留在第二掩模图案520B上的第二可变掩模图案530B的厚度TBI 。宽度WD2和宽度WD1之间的差异越大，第一可变掩模图案530A的厚度TA1和第二可变掩模图案530B的厚度TBI之间的差异越大。 在图7A和7B所示的方法中，干法蚀刻工艺可以用于蚀刻双掩模层520。例如，当双掩模层520是以上参照图5A和5B描述的含碳层时，可以进行使用02气体和氩(Ar)气的混合物的等离子体蚀刻工艺来蚀刻双掩模层520。 参照图8A和8B，间隙壁掩模层550形成以均匀地覆盖所得结构的整个暴露表面。第一可变掩模图案530A的倾斜蚀刻表面Sl之一上的间隙壁掩模层550的上表面(由虚线圆Cl表示)具有对应于倾斜蚀刻表面Sl的程度的倾斜表面550S。间隙壁掩模层550的倾斜面550S对于进行形成多个第一间隙壁550A的蚀刻工艺是有用的，这将参照图9A和9B稍后描述。 间隙壁掩模层550可以由相对于第一、第二和第三可变掩模图案530A、530B和530C以及缓冲掩模层516具有蚀刻选择性的材料形成。例如，间隙壁掩模层550可以是氧化物层。原子层沉积(ALD)工艺可以用于在基板500上均匀地形成间隙壁掩模层550。
参照图9A和9B，多个第一至第三间隙壁550A、550B和550C通过蚀刻间隙壁掩模层550直到暴露缓冲掩模层516的顶表面而形成。第一间隙壁550A覆盖第一掩模图案520A的侧壁，第二间隙壁550B覆盖第二掩模图案520B的侧壁，而第三间隙壁550C覆盖第三掩模图案520C的侧壁。 第一间隙壁550A可以用作蚀刻掩模以增加存储单元区域200A中的图案密度，而第二间隙壁550B可以用作在连接区域200B中形成宽图案的蚀刻掩模的一部分，其中宽图案的宽度大于存储单元区域200A中的图案的宽度。在存储单元区域200A中，第一间隙壁550A的宽度SW1可以等于图2中导线201、202、...、至232的宽度W1。
在间隙壁掩模层550蚀刻期间，由于间隙壁掩模层550的倾斜表面550S，在第一掩
15模图案520A上，间隙壁掩模层550的蚀刻被加速，因此第一掩模图案520A上的间隙壁掩模层550的蚀刻速率大于第二掩模图案520B上的间隙壁掩模层550的蚀刻速率。因此，在形成第一、第二和第三间隙壁550A、550B和550C期间，保留在第一掩模图案520A上的第一可变掩模图案530A的厚度TA2比保留在第二掩模图案520B上的第二可变掩模图案530B减少得更多。因此，在蚀刻间隙壁掩模层550期间，第二可变掩模图案530B的厚度TB2和第一可变掩模图案530A的厚度TA2之间的差异可以增加。第一间隙壁550A的高度Hl可以小于第二间隙壁550B的高度H2。因此，第一可变掩模图案530A和第一间隙壁550A彼此分离开距离DA1，并且由于该分离，第一掩模图案520A在第一可变掩模图案530A和第一间隙壁550A之间被暴露。 在第二掩模图案520B上，第二可变掩模图案530A附近的间隙壁掩模层550的蚀刻速率小于第一掩模图案520A上间隙壁掩模层550的倾斜表面550S的蚀刻速率。结果，第二间隙壁550B从缓冲掩模层516的高度H2大于缓冲掩模层516的顶表面和第二可变掩模图案530B的底表面之间的距离DM，因此，第二间隙壁550B的一部分可以接触第二可变掩模图案530B，如图9B中的虚线圆C2所示。因此，第二掩模图案520B可以不被暴露，因为其被第二间隙壁550B和第二可变掩模图案530B完全覆盖。 在图9A和9B的工艺中，间隙壁掩模层550例如可以使用CxFy气体或CHxFy气体(x和y是l到10范围内的整数)作为主蚀刻气体来蚀刻。在某些实施例中，可以使用主蚀刻气体和选自02气体和Ar气的至少一种气体的混合物。例如，CxFy气体可以是C3F6、C4F6、C4F8或C5F8气体，而CHxFy气体可以是CHF3或CH2F2气体。这里，加入到蚀刻气体的02气体不仅去除蚀刻工艺中产生的聚合物副产物还溶解CxFy蚀刻气体。加入到蚀刻气体中的Ar气可以用作载气，并引起离子轰击。间隙壁掩模层550可以在蚀刻腔中通过产生从上述蚀刻气体选择的蚀刻气体的等离子体而在等离子体环境下进行蚀刻。在某些情况下，间隙壁掩模层550可以在蚀刻腔中通过产生等离子体在不具有离子能量的上述蚀刻气体环境下进行蚀刻。例如，C4F6、 CHF3、 02和Ar气的混合物可以用作蚀刻气体来蚀刻间隙壁掩模层550。在这种情况下，在供应C4F6、 CHF3、 02和Ar气以使得C4F6、 CHF3、 02和Ar气的立方体积比可以为约l :6:2: 14的比率的同时，等离子体基干法蚀刻工艺可以在约30mT的压力下进行几秒至几十秒。 在图9A和9B的工艺中，为了在产生的聚合物副产物的量大的蚀刻条件下蚀刻间隙壁掩模层550，当蚀刻气体从C4F6、 CHF3、 02和Ar气选择时，可以通过减少02气体的流速而减少包含在蚀刻气体中的02气体的含量，从而增加产生的聚合物副产物的量。替换地，可以通过降低蚀刻温度、或者通过减少蚀刻气体中的02气体的含量并降低蚀刻温度来增加产生的聚合物副产物的量。当间隙壁掩模层550在如上所述的产生的聚合物副产物的量大的蚀刻条件下进行时，例如，CxFy基聚合物副产物可以聚集在相对宽的图案上，比如第二可变掩模图案530B，从而获得聚合物副产物层(未示出)。 参照图IOA和10B，第一可变掩模图案530A被选择性地除去，从而暴露第一掩模图案520A的上表面。 因为第一可变掩模图案530A的尺寸和厚度小于第二可变掩模图案530B的尺寸和厚度，所以第一可变掩模图案530A的蚀刻速率大于第二可变掩模图案530B的蚀刻速率，尽管第一可变掩模图案530A和第二可变掩模图案530B由相同的材料形成。因此，当第一可
16变掩模图案530A在存储单元区域200A和连接区域200B中被完全除去时，在连接区域200B 中的第二可变掩模图案530B可以保留在第二掩模图案520B上。 然而，当在第三掩模图案520C上的第三可变掩模图案530C的宽度WD3没有明显 地区别于第一可变掩模图案530A的宽度WD1时，第三可变掩模图案530C的边缘可以被磨 蚀，如图IOA所示。具体地，蚀刻量可以设定为一起除去第一可变掩模图案530A和第三可 变掩模图案530C。在这种情况下，如图10A和10B所示，第三可变掩模图案530C的一小部 分可以保留在第二可变掩模图案530B的附近。另外，尽管没有示出，当除去第一可变掩模 图案530A时，不仅第三可变掩模图案530C可以被完全除去，而且第二可变掩模图案530B 相邻于第三可变掩模图案530C的一部分也可以被除去，因此，引起在第三间隙壁550C附近 的第二可变掩模图案530B中的凹陷部分。 在除去第一可变掩模图案530A和第三可变掩模图案530C之后，分别设置在它们 之下的第一掩模图案520A和第三掩模图案520C被暴露。 干法或湿法蚀刻工艺可以用于除去第一可变掩模图案530A。例如，当第一可变掩
模图案530A由SiON或Si3N4形成时，CHxFy气体可以用作主气体以除去第一可变掩模图案
530A(x和y是1到10的整数)。另外，CxFy气体和CHxFy气体的混合物可以用作主蚀刻气
体。另外，可以使用主蚀刻气体和选自(^气体和Ar气的至少一种气体的混合物。例如，为了
除去第一可变掩模图案530A， CH2F2、CHF3、02和Ar气的混合物可以用作蚀刻气体。在这种情
况下，在供应这些气体以使得CiyVCHF3、02和Ar气的立方体积比可以为约4 :1:5:9
的比率的同时，等离子体基蚀刻工艺可以在约40mT的压力下进行几秒到几十秒。 第一可变掩模图案530A可以在图9A和9B所示的用于形成第一、第二和第三间隙
壁550A、550B和550C的蚀刻间隙壁掩模层550的工艺之后紧接着被除去。在某些实施例
中，第一可变掩模图案530A可以在同一腔中并以用于蚀刻间隙壁掩模层550的相同蚀刻条
件被原位地除去。在这种情况下，可以获得以上参照图IOA和IOB描述的效果。 参照图11A和11B，暴露的第一掩模图案520A和第三掩模图案520C从存储单元区
域200A和连接区域200B除去，从而经由相邻的第一间隙壁550A之间的间隔和相邻的第三
间隙壁550C之间的间隔暴露缓冲掩模层516。第一掩模图案520A可以使用各向同性蚀刻
工艺除去。 因为第二间隙壁550B和第二可变掩模图案530B在第二掩模图案520B上彼此部 分地接触，如图11B中的虚线圆C3所示，第二掩模图案520B没有被暴露，因为其全部被第 二间隙壁550B和第二可变掩模图案530B覆盖。因此，当第一掩模图案520A被除去时，第 二掩模图案520B的顶表面和侧壁可以被第二可变掩模图案530B和第二间隙壁550B保护。
通过在各向同性蚀刻条件下除去第一掩模图案520A和第三掩模图案520C，在完 成蚀刻后可以仅保留作为较宽图案的第二掩模图案520B。 除去第一掩模图案520A和第三掩模图案520C的工艺可以在以下条件下进行第 一、第二和第三间隙壁550A、550B和550C、第二和第三可变掩模图案530B和530C以及缓冲 掩模层516的蚀刻被控制。 如果第一掩模图案520A和第三掩模图案520C由以上参照图5A和5B描述的含碳 层形成，则第一掩模图案520A和第三掩模图案520C例如可以通过灰化和剥离工艺除去。在 其他实施例中，第一掩模图案520A和第三掩模图案520C例如可以使用干法或湿法蚀刻工艺除去。 参照图12A和12B，修整掩模图案570形成在存储单元区域200A和连接区域200B 中的第一、第二和第三间隙壁550A、550B和550C上。修整掩模图案570暴露存储单元区域 200A中的一部分第一间隙壁550A(见图12A)。同样，修整掩模图案570具有开孔570H，通 过该开孔570H在连接区域200B中暴露部分第三间隙壁550C(见图12A)。修整掩模图案 570可以是光致抗蚀剂图案。 参照图13A和13B，通过使用修整掩模图案570作为蚀刻掩模，进行修整工艺以暴
露部分第一间隙壁550A和第三间隙壁550C。结果，在基板500的存储单元区域200A和连
接区域200B中彼此连接成环状形式的第一、第二和第三间隙壁550A、550B和550C中的每
个被分成两个部分。 下面，除去修整掩模图案570。 参照图14A和14B，通过使用存储单元区域200A和连接区域200B中的第一、第二 和第三间隙壁550A、550B和550C以及连接区域200B中的第二可变掩模图案530B和第三 可变掩模图案530C来蚀刻缓冲掩模层516，在存储单元区域200A和连接区域200B中形成 多个缓冲掩模图案516P。硬掩模层514经由掩模图案516P被暴露。 尽管图中未示出，在形成缓冲掩模图案516P后，第一、第二和第三间隙壁550A、 550B和550C的残余部分和第二可变掩模图案530B的残余部分可以保留在缓冲掩模图案 516P上。 参照图15A和15B，通过在存储单元区域200A和连接区域200B中使用缓冲掩模图 案516P作为蚀刻掩模蚀刻硬掩模层514，在存储单元区域200A和连接区域200B中形成多 个硬掩模图案514P。导电层512经由硬掩模图案514P被暴露。 尽管图中未示出，在形成硬掩模图案514P后，缓冲掩模图案516P的残余部分可以 保留在硬掩模图案514P上。 参照图16A和16B，使用硬掩模图案514P作为蚀刻掩模蚀刻导电层512，从而在存 储单元区域200A和连接区域200B中形成多个导电图案512P。基板500经由导电图案512P 被暴露。 尽管图中未示出，在形成导电图案512P后，硬掩模图案514P的残余部分可以保留 在导电图案512P上。 导电图案512P可以用于形成如图2所示的半导体装置200的导线201、202.....
至232，接触垫252和254，以及虚设导线262和264。在存储单元区域200A中，导电图案 512P可以具有宽度Wl'，该宽度Wl'为以上参照图5A和5B描述的第一节距2PC的四分之 一。导电图案512P可以具有微小的节距，该节距为第一节距2PC的一半。
在参照图5A至16B描述的方法中，可以使用沿第一掩模图案520A的侧壁形成的
第一间隙壁550A进行双图案化工艺，从而形成的图2的导线201 、202.....至232，该导
线201、202.....至232具有微小的宽度并且在存储单元区域200A和连接区域200B中要
形成窄图案的位置处具有增加的图案密度。同样，在连接区域200B中，在形成导线201、 202、...、至232的同时，图2的接触垫252和254形成为连接到导线201、202、...、至232，
并具有相对大的宽度。彼此具有不同宽度的导线201、202.....至232和接触垫252和254
根据以下原则被同时形成形成导线201、202.....至232(窄图案)的位置由于导线201、
18202.....至232较小的宽度而大大受到3D蚀刻效应的影响，但形成接触垫252和254(宽
图案)的位置由于接触垫252和254较大的宽度受3D蚀刻效应的影响不太明显。因此，具 有不同宽度的多个导电图案可以同时形成在基板500上，而不必进行额外的光刻工艺，因 此简化了制造工艺并减少制造成本。 同样，当第一掩模图案520A通过使用各向同性蚀刻工艺从形成导线201、 202、...、至232的位置被除去时，导线201、202、...、至232和接触垫252和254之间的第 三掩模图案520C也与第一掩模图案520A —起通过各向同性蚀刻被除去。因此，分开相邻 导线，例如导线201和202的修整工艺以及形成接触垫252和254的工艺可以易于进行。
在参照图5A至16B描述的方法中，导线201、202、...、至232和接触垫252和 254同时形成在基板500上。因此，可以在存储单元区域200A中形成微小节距的导电图 案，其中导电图案的节距约为根据普通光刻工艺得到的节距的一半。特别是，如果导线
201、 202.....至232形成为具有1F的宽度(半导体装置的最小特征尺寸)并且导线201、
202.....至232之间的距离为1F，那么当在连接区域200B中进行修整工艺以分开相邻导
线时，也就是当以上参照图12A和12B描述的进行光刻工艺以获得修整掩模图案570时，可 以获得足够的对准余量(alignment margin)。因此，可以最小化在形成微小图案时易于发 生的未对准(misalignment)引起的问题的发生。 图17是图解形成根据本发明又一个实施例的形成半导体装置例如图3的半导体 装置300的图案的方法。 具体地，图17是图3中以附图标记17表示的区域的平面图。除了修整掩模图案 670具有与参照图12A描述的修整掩模图案570不同的构造外，图17的方法类似于图5A至 16B的方法。 在图17中，与图5A至16B中相同的附图标记表示相同的元件，因此，它们的详细 描述这里不再重复。 根据图17的方法，进行以上参照图5A至11B描述的工艺，并且修整掩模图案670 使用以上参照图12A和12B描述的相同的工艺形成。 在存储单元区域300A中，修整掩模图案670暴露部分第一间隙壁550A，类似于修 整掩模图案570。然而，在连接区域300B中，修整掩模图案670具有开孔670H，通过开孔 670H，部分第三间隙壁550C在与修整掩模图案570中不同的位置被暴露。第二可变掩模图 案530B和第二间隙壁550B可以经由开孔670H被部分地暴露。 图3的半导体装置300的导线201、202、...、至232，接触垫252和254和虚设导 线262和264可以使用修整掩模图案670作为蚀刻掩模通过进行以上参照图13A至16B描 述的工艺形成。 图18至22是图解根据本发明再一个实施例形成半导体装置例如图4的半导体装 置400的方法的平面图。 具体地，图18至22是由图4中附图标记18表示的区域的平面图。正如以下所详 细描述的，除了掩模图案740的结构与上述参考图5A描述的掩模图案540的结构不同以及 修整掩模图案770的结构与上述参考图12A描述的修整掩模图案570的结构不同外，图18 至22的方法类似于图5A至16B的方法。在图18至22中，与图5A至16B相同的附图标记 表示相同的元件，因此，其详细描述将不再重复。
参照图18，导电层512、硬掩模层514、缓冲掩模层516、双掩模层520以及可变掩 模层530依次形成在以上参照图5A和5B所述的基板500的存储单元区域400A和连接区 域400B中。接着，掩模图案740形成在可变掩模层530上以具有与图6A和6B的掩模图 案540不同的结构。掩模图案740包括第一掩模部分740A、第二掩模部分740B、连接第一 掩模部分740A和第二掩模部分740B的第三掩模部分740C、以及用于修整的第四掩模部分 7柳。 参照图19，第一、第二、第三和第四可变掩模图案530A、530B、530C和530D，以及第 一、第二、第三和第四掩模图案520A、520B、520C和520D(它们分别设置在第一、第二、第三 和第四可变掩模图案530A、530B、530C和530D之下)通过进行以上参照图6A至9B描述的 工艺形成在缓冲掩模层516上。第四掩模图案520D在图19中没有示出，因为其被第四可变 掩模图案530D完全覆盖。接着，多个第一至第四间隙壁550A、550B、550C和550D沿第一、 第二、第三和第四掩模图案520A、520B、520C和520D的侧壁形成。第一间隙壁550A覆盖第 一掩模图案520A的侧壁，第二间隙壁550B覆盖第二掩模图案520B，第三间隙壁550C覆盖 第三掩模图案520C的侧壁，而第四间隙壁550D覆盖第四掩模图案520D的侧壁。
参照图20，第一、第三和第四可变掩模图案530A、530C和530D通过进行以上参照 图10A和10B描述的工艺被选择性地除去，从而第一、第三和第四掩模图案520A、520C和 520D的顶表面被暴露。 可以选择蚀刻量以使得在除去第一可变蚀刻掩模图案530A时，第四掩模图案 520D上的第四可变掩模图案530D与第三掩模图案520C上第三可变掩模图案530C —起被 除去。 参照图21，使用以上参照图IIA和IIB描述的各向同性蚀刻工艺除去存储单元区 域400A和连接区域400B中暴露的第一掩模图案520A，从而缓冲掩模层516通过相邻第一 间隙壁550A之间的间隔被暴露。第三掩模图案520C和第四掩模图案520D与第一掩模图 案520A—起被除去，因此，在第一、第二、第三和第四掩模图案520A、520B、520C和520D中， 仅仅具有较大宽度的第二掩模图案520B保留。 参照图22，如以上参照图12A和12B所述，在存储单元区域400A和连接区域400B
中的第一、第二和第三间隙壁550A、550B和550C上形成修整掩模图案770。 类似于图12A的修整掩模图案570，修整掩模图案770暴露存储单元区域400A中
的部分第一间隙壁550A。然而，修整掩模图案770不同于修整掩模图案570的是，其具有开
孔770H，通过该开孔770H，在连接区域400B中第四间隙壁550D被暴露。 半导体装置400的导线201、202、...、至232，接触垫252和254和虚设导线262
和464可以使用修整掩模图案770作为蚀刻掩模进行以上参照图13A至16B描述的工艺而形成。 图23A至24B是图解根据本发明再一个实施例的形成半导体装置例如图2的半导 体装置200的图案的方法的平面图和截面图。 具体地，图23A和24A是由图2中附图标记5A表示的区域的平面图。图23B是图 23A沿线B1-B1'、 B2-B2'和B3-B3'剖取的截面图。图24B是图24A沿线B1-B1'、 B2-B2' 和B3-B3'剖取的截面图。 除了进行图5A至16B的工艺并且覆盖第一掩模图案520A的顶表面的第一可变掩模图案530A如上参照图8A和8B描述的在形成间隙壁掩模层550之前被除去之外，图23A 至24B的方法类似于图5A至16B的方法。 在图23A至24B中，与图5A至16B相同的附图标记表示相同的元件，因此，其详细 的描述这里将不再重复。 参照图23A和23B，进行以上参照图5A至7B描述的工艺。然后，第一、第二和第 三可变掩模图案530A、530B和530C被各向同性地蚀刻，从而在图7A和7B所示的所得结构 中，第二可变掩模图案530B保留在第二掩模图案520B上，并且仅仅除去覆盖第一掩模图案 520A的顶表面的第一可变掩模图案530A和覆盖第三掩模图案520C的顶表面的第三可变掩 模图案530C。在这种情况下，在第一、第二和第三可变掩模图案530A、530B和530C具有相 对于相邻的其他层的高蚀刻选择性的条件下进行各向同性蚀刻，以被选择性蚀刻。对于各 向同性蚀刻，可以使用湿法或干法蚀刻工艺。例如，当第一、第二和第三可变掩模图案530A、 530B和530C由Si02或Si0N形成时，HF清洁溶液可以用于仅各向同性蚀刻第一、第二和第 三可变掩模图案530A、530B和530C。 如果第一、第二和第三可变掩模图案530A、530B和530C被各向同性地蚀刻直到 第一和第三可变掩模图案530A和530C被除去，那么第一、第二和第三可变掩模图案530A、 530B和530C的暴露表面被均匀地蚀刻，如图23B中的块"窄"和图23B中的块"宽"中虚线 和箭头R所示。因此，当第一和第三可变掩模图案530A和530C被完全除去以暴露它们之 下的第一掩模图案520A和第三掩模图案520C时，第二可变掩模图案530B的暴露表面被磨 蚀掉厚度R，因此，第二掩模图案520B的顶表面的边缘沿着第二可变掩模图案530B的边缘 被暴露。在第一可变掩模图案530A和第三可变掩模图案530C被完全除去之后，第二可变 掩模图案530B在各向同性蚀刻之前的厚度TBI降低到厚度TB2。 参照图24A和24B，间隙壁掩模层550形成为均匀覆盖第一掩模图案520A、第二掩 模图案520B和第三掩模图案520C、以及第二可变掩模图案530B的暴露表面(如以上参照 图8A和8B所述)，多个第一至第三间隙壁550A、550B和550C通过以上参照图9A和9B所 述的蚀刻间隙壁掩模层550形成。第一间隙壁550A覆盖第一掩模图案520A的侧壁，第二 间隙壁550B覆盖第二掩模图案520B的侧壁，而第三间隙壁550C覆盖第三掩模图案520C 的侧壁。替换地，第二间隙壁550B可以形成为不仅覆盖第二掩模图案520B的侧壁还覆盖 第二可变掩模图案530B的侧壁。 此后，多个导电图案512P可以形成在基板500上，如以上参照图10A至16B所述 (见图16A和16B)。导电图案512P可以形成如图2所示的半导体装置200的导线201、 202、...、至232、接触垫252和254、以及虚设导线262和264。 尽管本发明构思已经参照其示范性实施例被具体地示出和描述，但应该理解的
是，其中可以进行各种形式和细节的变化，而不偏离所附权利要求的精神和范围。 本申请要求2008年12月24日提交韩国知识产权局的韩国专利申请
10-2008-0133835号的优先权，将其全部内容引用结合于此。
权利要求
一种半导体装置，包括多条导线，每条导线包括第一线部分和第二线部分，其中第一线部分沿第一方向在基板上延伸，第二线部分从第一线部分的端部沿第二方向延伸，并且第一方向不同于第二方向；多个接触垫，每个接触垫直接连接到多条导线中的相应一条的第二线部分；以及多条虚设导线，每条虚设导线包括从多个接触垫的相应一个沿第二方向延伸的第一虚设部分。
2. 如权利要求1所述的半导体装置，其中所述多条导线包括相邻的第一和第二导线， 所述多个接触垫包括直接连接到所述第一导线的第一接触垫和直接连接到所述第二导线的第二接触垫，所述多条虚设导线包括第一虚设导线和第二虚设导线，所述第一接触垫直接连接到所述第一虚设导线，而所述第二接触垫直接连接到所述第 二虚设导线，以及所述第一虚设导线具有与所述第二虚设导线不同的形状。
3. 如权利要求2所述的半导体装置，其中所述第一和第二虚设导线的至少之一包括从 所述第一虚设部分的一端沿第三方向延伸的第二虚设部分，其中所述第三方向不同于第二 方向。
4. 如权利要求1所述的半导体装置，其中所述导线包括相邻的第一和第二导线， 所述接触垫包括直接连接到所述第一导线的第一接触垫和直接连接到所述第二导线的第二接触垫，以及仅所述第一接触垫和所述第二接触垫的其中之一连接到所述虚设导线之一。
5. 如权利要求4所述的半导体装置，其中每条虚设导线还包括从所述第一虚设部分的 一端沿第三方向延伸的第二虚设部分，其中所述第三方向不同于所述第二方向。
6. 如权利要求1所述的半导体装置，其中每个接触垫包括沿第二方向延伸的线性边缘 部分，以及所述导线中的一些的所述第二线部分延伸以与所述接触垫中的相应一个的所述线性 边缘部分一起形成直线。
7. 如权利要求6所述的半导体装置，其中具有与所述导线之一的所述第二线部分一起 形成直线的线性边缘部分的每个接触垫也连接到所述虚设导线中的相应一条。
8. 如权利要求6所述的半导体装置，其中具有与所述导线之一的所述第二线部分一起 形成直线的线性边缘部分的每个接触垫不连接到任何所述虚设导线。
9. 如权利要求8所述的半导体装置，其中具有与所述导线之一的所述第二线部分一起 形成直线的线性边缘部分的每个接触垫包括相邻于所述第二线部分的相应非线性边缘部 分。
10. 如权利要求9所述的半导体装置，其中所述线性边缘部分和所述非线性边缘部分 彼此分开，并且其中所述第二线部分设置在所述线性边缘部分和所述非线性边缘部分之 间。
11. 如权利要求1所述的半导体装置，其中所述导线包括相邻的第一和第二导线， 所述接触垫包括连接到所述第一导线的第一接触垫和连接到所述第二导线的第二接触垫，每个所述第一和第二接触垫包括沿第二方向延伸的边缘部分，以及仅所述第一和第二导线的其中之一的所述第二线部分包括延伸以与所述线性边缘部 分一起形成直线的直侧壁。
12. 如权利要求11所述的半导体装置，其中具有与所述导线之一的所述第二线部分一 起形成直线的线性边缘部分的每个接触垫也连接到所述虚设导线之一。
13. 如权利要求11所述的半导体装置，其中具有与所述导线之一的所述第二线部分一 起形成直线的线性边缘部分的每个接触垫不连接到任何所述虚设导线。
14. 如权利要求1所述的半导体装置，其中每个接触垫包括相邻于相应的导线的所述 第二线部分的非线性边缘部分。
15. 如权利要求14所述的半导体装置，其中，在每个接触垫中，所述非线性边缘部分在 所述导线的所述第二线部分与所述虚设导线的所述第一虚设部分之间。
16. 如权利要求1所述的半导体装置，其中所述导线的所述第一线部分彼此平行地延 伸，同时彼此分隔开第一距离，以及对于所述多个接触垫的每个，相应导线的连接到所述接触垫的第二线部分与连接到所 述接触垫的相应虚设导线分隔开大于第一距离的距离。
17. 如权利要求1所述的半导体装置，其中所述导线包括相邻的第一和第二导线， 所述接触垫包括连接到所述第一导线的第一接触垫和连接到所述第二导线的第二接触垫，以及所述第一导线的第二线部分的长度与所述第二导线的第二线部分的长度不同。
18. 如权利要求1所述的半导体装置，其中所述导线包括多条字线。
19. 如权利要求1所述的半导体装置，其中所述导线包括多条位线。
20. —种形成半导体装置的方法，该方法包括在基板上形成导电层，所述基板具有第一区域、第二区域和连接所述第一和第二区域 的第三区域；在覆盖所述第一区域、所述第二区域和所述第三区域的导电层上形成双掩模层； 图案化所述双掩模层以在各第一、第二和第三区域上形成第一、第二和第三掩模图案，其中所述第一至第三掩模图案彼此连接并且所述第二掩模图案的宽度大于所述第一掩模图案的宽度；形成第一、第二和第三间隙壁，其中所述第一间隙壁覆盖所述第一掩模图案的侧壁，所 述第二间隙壁覆盖所述第二掩模图案的侧壁，以及所述第三间隙壁覆盖所述第三掩模图案 的侧壁；除去所述第一和第三掩模图案而保留所述第二掩模图案；以及使用所述第一、第二和第三间隙壁作为蚀刻掩模图案化所述导电层，从而形成从所述 第一区域到所述第三区域延伸的导电图案。
21. 如权利要求20所述的方法，其中所述导电图案包括多条导线，每条导线包括沿第一方向在所述第一区域中延伸的第一线部分以及沿第二 方向在所述第三区域中从所述第一线部分的一端延伸的第二线部分，其中所述第一方向不 同于所述第二方向；在所述第二区域中的多个接触垫，其中每个接触垫经由相应导线的所述第二线部分连接到所述多条导线中的相应导线；以及在第三区域中的多条虚设导线，其中每条虚设导线具有从所述多个接触垫的相应一个沿所述第二方向延伸的第一虚设部分。
22. 如权利要求20所述的方法，其中形成所述第一、第二和第三掩模图案包括在所述双掩模层上形成第一、第二和第三可变掩模图案，其中所述第一可变掩模图案设置在所述第一区域中，所述第二可变掩模图案设置在所述第二区域中，而所述第三可变掩模图案设置在所述第三区域中；以及在所述第一可变掩模图案的磨蚀量大于所述第二可变掩模图案的磨蚀量的蚀刻条件下，使用所述第一、第二和第三可变掩模图案作为蚀刻掩模通过蚀刻所述双掩模层而同时形成所述第一、第二和第三掩模图案，其中所述第一掩模图案具有由第一可变掩模图案覆盖的第一顶表面，所述第二掩模图案具有由所述第二可变掩模图案覆盖的第二顶表面，以及所述第三掩模图案具有由所述第三可变掩模图案覆盖的第三顶表面。
23. 如权利要求22所述的方法，还包括在形成所述第一、第二和第三掩模图案之后且在形成所述第一、第二和第三间隙壁之前，除去所述第一可变掩模图案以暴露所述第一掩模图案的第一顶表面。
24. 如权利要求23所述的方法，其中形成所述第一、第二和第三间隙壁包括形成间隙壁掩模层以覆盖所述第一掩模图案的侧壁和第一顶表面、所述第二掩模图案的侧壁、所述第二可变掩模图案的暴露表面、所述第三掩模图案的暴露表面、以及所述第三可变掩模图案的暴露表面；以及蚀刻所述间隙壁掩模层以形成所述第一、第二和第三间隙壁。
25. 如权利要求22所述的方法，还包括在形成所述第一、第二和第三间隙壁之后，除去所述第一可变掩模图案以暴露所述第一掩模图案的第一顶表面。
26. 如权利要求22所述的方法，其中除去所述第一和第三掩模图案而保留所述第二掩模图案包括蚀刻所述第一和第三掩模图案而使用所述第二可变掩模图案保护所述第二掩模图案的顶表面。
27. 如权利要求20所述的方法，其中所述第一、第二和第三间隙壁形成为彼此连接。
28. 如权利要求27所述的方法，还包括进行修整工艺，在该修整工艺中，所述第一间隙壁的第一部分和所述第三间隙壁的第二部分被除去以将连接的第一、第二和第三间隙壁分成两个部分，其中所述修整工艺在除去所述第一和第三掩模图案之后且在形成所述导电图案之前进行。
29. 如权利要求28所述的方法，还包括在所述修整工艺期间除去所述第二间隙壁的第三部分。
30. 如权利要求20所述的方法，其中所述基板还包括用于修整的第四区域，在形成所述第一、第二和第三掩模图案时，第四掩模图案进一步形成为设置在第四区域中，在形成所述第一、第二和第三间隙壁时，第四间隙壁进一步形成为覆盖所述第四掩模图案的侧壁，以及所述第一至第三间隙壁形成为彼此连接。
31. 如权利要求30所述的方法，还包括在除去所述第一和第三掩模图案之后且在形成所述导电图案之前，进行修整工艺，在该修整工艺中连接的第一、第二和第三间隙壁被分成两个部分。
32. 如权利要求31所述的方法，其中，在修整工艺中，由所述第一间隙壁组成的第一部分和由所述第四间隙壁组成的第二部分从所述第一至第四间隙壁除去。
33. —种图案化导电层以形成第一和第二导线以及第一和第二接触垫的方法，该方法包括在所述导电层上形成掩模层；图案化所述掩模层以在所述导电层的第一部分上形成间隙壁掩模图案，在所述导电层的第二部分中形成第一接触垫掩模图案，以及在所述导电层的第三部分中形成第二接触垫掩模图案；图案化所述导电层以同时形成直接相邻于所述间隙壁掩模图案的第一侧的所述第一导线、直接相邻于所述间隙壁掩模图案的第二侧的所述第二导线、在所述第一接触垫掩模图案之下的所述第一接触垫以及在所述第二接触垫掩模图案之下的所述第二接触垫。
34. 如权利要求33所述的方法，还包括在图案化所述导电层之前，形成覆盖所述间隙壁掩模图案的侧壁的第一间隙壁、覆盖所述第一接触垫掩模图案的侧壁的第二间隙壁、覆盖所述第二接触垫掩模图案的侧壁的第三间隙壁、以及连接所述第二和第三间隙壁的第四间隙壁，其中所述第一间隙壁用作在图案化所述导电层期间形成所述第一导线的蚀刻掩模，所述第二间隙壁用作在图案化所述导电层期间形成所述第二导线的蚀刻掩模。
35. 如权利要求34所述的方法，还包括在图案化所述导电层之前除去所述间隙壁掩模图案。
36. 如权利要求35所述的方法，还包括进行修整工艺以除去部分所述第四间隙壁。
37. 如权利要求36所述的方法，其中所述第一接触垫图案和所述第二间隙壁用作蚀刻掩模以在图案化所述导电层期间形成所述第一接触垫，以及所述第二接触垫掩模图案和所述第三间隙壁用作蚀刻掩模以在图案化所述导电层期间形成所述第二接触垫。
全文摘要
本发明提供了一种具有窄导线图案的半导体装置及其形成方法，其中使用双图案化，多个图案同时形成为具有不同宽度且某些区域的图案密度增加。该半导体装置包括多条导线，每条导线包括第一线部分和第二线部分，其中第一线部分沿第一方向在基板上延伸，第二线部分从所述第一线部分的一端沿第二方向延伸，并且第一方向与第二方向不同；多个接触垫，每个接触垫经由相应导线的第二线部分与多条导线中的相应导线相连；以及多条虚设导线，每条虚设导线包括第一虚设部分，该第一虚设部分沿第二方向从多个接触垫的相应接触垫平行于相应第二线部分延伸。
文档编号H01L21/60GK101764122SQ20091026633
公开日2010年6月30日 申请日期2009年12月24日 优先权日2008年12月24日
发明者朴荣周, 沈载煌, 金东灿, 金明哲, 闵在豪 申请人:三星电子株式会社