集成的基于氮化物和碳化硅的器件以及制造集成的基于氮化物的器件的方法

专利名称：集成的基于氮化物和碳化硅的器件以及制造集成的基于氮化物的器件的方法
技术领域：
本发明涉及基于氮化物的器件。更具体地，本发明涉及在共用的基板上单块集成 不同类型的基于氮化物的器件，以及所获得的器件。
背景技术：
宽带隙半导体材料，包括III族-氮化物，例如氮化镓、氮化铝镓、氮化铟及其合 金，以及碳化硅都是制造大功率、高温和/或高频器件所期望的材料。这些宽带隙材料与其 他诸如砷化镓和硅的半导体材料相比具有高电场击穿强度以及高电子饱和速度。在以高频率(例如射频，包括例如S-频带(2-4GHZ)以及X-频带(8_12GHz))操 作时需要大功率处理能力(>20瓦特)的电路在近年来已经变得更加普遍。因为大功率、 高频率电路的增加，对能够以射频及以上频率可靠操作同时仍能够处理较高功率负荷的晶 体管的需要相应增加。以前，双极晶体管和功率金属氧化物半导体场效应晶体管(M0SFET) 已经被用于高功率应用，但是这样的器件的功率处理能力在较高操作频率时受到限制。结 型场效应晶体管(JFET)通常被用于高频应用，但是先前已知的JFET的功率处理能力也受 到了限制。近来，金属半导体场效应晶体管(MESFET)已经被开发用于高频应用。因为仅多数 载流子承载电流，MESFET结构可以被优选地用于高频应用。MESFET设计可能优选地超过 当前的M0SFET设计，这是因为减少的栅电容使得栅极输入的切换时间更快。因此，尽管所 有的场效应晶体管仅使用多数载流子承载电流，但是MESFET的肖特基栅极结构可以使得 MESFET更期望用于高频应用。除了结构类型以及可能更根本地，形成晶体管的半导体材料的特性也影响操作参 数。影响晶体管的操作参数的特性中，电子迁移率、饱和电子漂移速度、电击穿场以及导热 性可以对晶体管的高频和大功率特性产生最大的影响。电子迁移率是在半导体介质中电子运动的容易程度的度量，并且被定义为在给定 电场中相对于电场的电子漂移速度的变化率。过去，具有高电子迁移率的半导体材料是优 选的，这是因为使用较小的场可以建立更大的电流，结果在施加场时产生了更快的响应时 间。饱和电子漂移速度是电子在半导体材料中能够获得的最大速度。因为较高的速度意味 着从源极至漏极的更短的迁移时间，因此具有较高饱和电子漂移速度的材料优选地用于高 频应用。电击穿场是肖特基结击穿并且通过器件的栅极的电流突然增加时的场强。高电击穿场材料可以优选地用于大功率、高频晶体管，这是因为较大的电场通常可以由材料的给 定尺寸支持。较大的电场可以允许较快的瞬变，因为相对于较小电场而言，较大的电场能够 更迅速地加速电子。导热性是半导体材料散热的能力。在典型的操作中，所有晶体管都产生热。因此， 大功率和高频晶体管通常产生比小功率晶体管更多的热量。随着半导体材料的温度的增 加，由于随着温度的增加而载流子迁移率的降低，所以结泄漏电流通常也增加，并且通过场 效应晶体管的电流通常会降低。因此，如果热量从半导体散出，则材料可以保持在较低的温 度，并且可能能够承载较大的电流而具有较低的泄漏电流。可靠性物理学还预示着以较低 操作温度操作的器件具有较长的寿命。在过去，高频MESFET已经由n-型III-V化合物制成，例如砷化镓(GaAs)，这是 因为其高电子迁移率。尽管这些提供的器件增加了操作频率并且适当地增加了功率处理 能力，但是这些材料的相对低的击穿电压和较低的导热性将它们的用途限制在大功率应用 中。多年来，已知碳化硅(SiC)具有卓越的物理和电子性质，理论上，其能够制造出能 够以比由硅(Si)或GaAs制造的器件以更高温度、更大功率和更高频率操作的电子器件。大 约4X 106V/cm的高电击穿场、大约2. OX 107cm/sec的高饱和电子漂移速度以及大约4. 9W/ cm-K的高导热性表明SiC将适于高频、大功率应用。基于SiC的MESFET结构及其制造在Palmour等人的美国专利第5，270，554号中 以及在Sriram等人的美国专利第5，925，895号中描述，两者通过引用结合于此，如同在此 完全阐述一样。SiC MESFET结构和制造也在由Allen等人于2000年5月10日提交的美国 申请序列号09/567，717中描述了，其公开通过引用结合于此，如同在此完全阐述一样。在III-氮化物材料系统中，对大功率和/或高频应用有特别兴趣的器件是高电子 迁移率晶体管(HEMT)，其也被称作异质结构场效应晶体管(HFET)。因为二维电子气(2DEG) 形成在具有不同带隙能量的两种半导体材料的异质结处以及在那里较小的带隙材料具有 较大的电子亲和性，因此这些器件可以在多种情况下提供操作优点。2DEG是未掺杂的较小 带隙材料中的累积层以及能够容纳超过例如1013载流子/cm2的非常高的片电子浓度。此 外，在较宽带隙半导体中产生的电子传递至2DEG，由于减少的电离杂质散射而允许高电子 迁移率。高载流子浓度和高载流子迁移率的组合可以给予HEMT非常大的跨导，以及对于 高频应用，可以提供优于金属半导体场效应晶体管(MESFET)的强大的性能优点。由于包括上述高击穿场、其宽带隙、大导带偏移和/或高饱和电子漂移速度的材 料特性的组合，因此在氮化镓/氮化铝镓(GaN/AlGaN)材料系统制成的高电子迁移率晶体 管具有产生大量RF功率的潜力。在电子通信系统中，通常期望在发送(功率放大器)之前或在接收(低噪声放大 器)之后放大信号。通常也期望在放大之前或之后立即对这样的信号进行滤波。可以使用 单块RF开关来实现将RF信号引导至多功能芯片的特定部分，单块RF开关是低损耗的并且 能够提供高绝缘。受益于具有功率放大器电路的单块集成的其他类型的非功率放大器电路 是限幅电路和移相器。在高频通信系统中，可以使用包括SiC MESFET或基于III族-氮化 物的晶体管的放大器电路来有效地实现这样的放大。可以使用SAW滤波器有效地实现滤波。为了最小化实现通信系统所需的电路元件的数量以及简化其设计，期望在单个芯 片上尽可能地集成多个部件。已经努力将SAW器件与其他器件集成。然而，这样的器件通 常需要将压电晶体粘结到其上形成有有源电子部件的半导体衬底(例如硅)。声波器件形成了一类电子器件，该类电子器件处理在声(即，声音或压缩)波在压 电晶体中传播时存在的信号。压电晶体的特征在于当该材料受到机械应力(即，压缩或置 于牵拉)时引起相关电场的事实。类似地，当对压电晶体施加电场时，该材料以预定方式变 得受到机械应力。可以使用这些特征来利用压电晶体实现许多不同的功能。例如，压电麦克风将通过空气传播的声波转换为电子信号。压电扬声器和蜂鸣器 实现相反的功能。压电传感器检测压力、温度、扭矩、湿度和/或大量其他现象的变化。
通常的压电材料包括石英(Si02)、氧化锌(ZnO)、钛酸钡(BaTi03)、钽酸锂 (LiTa03)以及铌酸锂(LiNb03)。然而，其他材料(最显著的碳化硅(SiC))以及诸如氮化铝 (A1N)和氮化镓(GaN)的III族-氮化物材料是压电的并且可以被用于形成声波器件。当随时间改变的电场被施加于部分压电晶体时，所施加的电场产生通过晶体传播 的声波。声波可以以多种模式传播通过压电材料。例如，声波可以通过材料的体-因此被 称为“体”波_或在材料的表面上传播。沿压电材料的表面传播的波通常被称作表面声波 (或SAW)，以及处理表面声波的器件被称作表面声波器件，或SAW器件。简单的表面声波器件包括压电晶体或衬底上的压电材料薄膜。在晶体表面上的叉 指型(interdigitated)金属条形成发送和接收电极。金属电极将电能转换为晶体中的机 械应力，反之亦然。因此，形成在压电材料上的叉指型电极被称作叉指型转换器，或IDT。图10中透视地示出了简单的表面声波器件。SAW器件包括形成在衬底1上的压电 膜2。金属(通常为铝)沉积在该膜上并使用标准光刻或剥离技术被图案化，从而形成输入 IDT 3和输出IDT 4。压电膜的厚度通常大约为一个SAW波长。在操作中，电信号可以被应用至输入IDT 3。输入信号使得在压电膜2中引发表面 声波，并沿膜2的表面向输出IDT 4传播。所产生的波的形状取决于应用至输入IDT的电 信号、IDT指状元件的设计和取向、以及所使用的压电材料。当波达到输出IDT 4时，穿过 IDT4的指状元件产生电压，然后从该器件输出。输出波的形状受输出IDT 4的设计影响。图11示出了一些用于IDT的设计参数。指状元件周期D确定由IDT产生的SAW 的波长、。指状元件的行宽L和间隔S通常等于\ /4。指状元件的数量决定了 IDT的耦 合效率，以及指状元件的重叠的宽度W影响指状元件对的频率响应。通过改变IDT中的指 状元件对的重叠，可以实现各种滤波器功能。表面声波器件在数字和模拟电子中具有许多不同的应用。例如，表面声波器件可 以被用作带通或带阻滤波器、双工器、延迟线、谐振器和/或阻抗元件等等。其还可以被用 于根据器件的设计以及特别是根据叉指型转换器的布局而执行数字功能，例如卷积、相关、 脉冲压缩和/或数字滤波(例如，在扩频通信系统中)。在McGraw Hill (1995)的K. Ng的 Complete Guide to Semiconductor Devices的第66章中描述了表面声波器件的设计和制 造。器件中的表面声波的速度取决于构成该器件的材料和SAW的传播模式。例如，在 GaN中的第一级Rayleigh模式声波的传播速度(也被称作SAW速度)大约为3600m/s，而在A1N中相应的SAW速度大约为5800m/s，以及在SiC中超过6800m/s。对于RF器件，SAW速
度确定了可以由该器件处理的信号的带宽。SAW器件的基础频率由下面的公式给出 r va. /o = "J其中v是SAW速度以及\是波长。如上所述，器件的波长由IDT的指状元件周期 确定。IDT指状元件的宽度和间隔(进而指状元件的周期)由光刻技术的分辨率限制。因 此，对于给定的指状元件周期，增加SAW速度就增加了器件的基础操作频率。换句话说，对 于给定器件几何形状，具有较高的SAW速度允许器件处理更高频率的信号。因此，III族-氮 化物和SiC可以是用于制造SAW器件的期望的压电材料。除了将SAW器件与氮化物器件集成，可能期望将其他类型的氮化物器件一起集成 在单个衬底上，以更有效率地制造和/或运行。然而，在过去，由于不同类型的器件需要不 同的外延半导体结构，已经证明难以在共用的衬底上提供多种器件类型。

发明内容
本发明的一些实施例提供了一种单块电子器件，包括共用氮化物外延层；第一类 型氮化物器件，包括在共用氮化物外延层上的第一外延氮化物结构；以及第二类型氮化物 器件，不同于第一类型氮化物器件，包括在共用氮化物外延层上的第二外延氮化物结构。多 个第一电接触在第一外延氮化物结构上，并且定义了第一类型氮化物器件的第一电子器 件，以及多个第二电接触在第二外延氮化物结构上，并且定义了第二类型电子器件的第二 电子器件。第一外延氮化物结构可以包括氮化物沟道层，在氮化物沟道层上的氮化物阻挡 层，该氮化物阻挡层具有比氮化物沟道层更高的带隙。该氮化物阻挡层和氮化物沟道层被 配置为共用地包括在氮化物沟道层和氮化物阻挡层之间的界面上的二维电子气。单块电子器件可以还包括在阻挡层上的高带隙层和在该高带隙层上的氮化硅层。第二氮化物外延结构可以包括具有大约300人至大约1000人厚度的 AlxGai_xN(0 彡 x 彡 1)。第一电子器件可以包括高电子迁移率的晶体管。第二电子器件可以包括表面声波 器件、二极管、和/或场效应晶体管。更具体地，第二电子器件可以包括源极、漏极和栅极接 触，以及第二电子器件的栅极接触和漏极接触可以被电连接以形成二极管。第二外延氮化物结构可以包括在第一外延氮化物结构上的rT型 AlxGai_xN(0彡x彡1)的第一层，以及在n-型AlxGai_xN(0彡x彡1)的第一层上的n_型 AlxGai_xN(0彡x彡1)的第二层。n_型AlxGai_xN(0彡x彡1)的第一层可以具有大约 lX1014cm_2的表面电荷密度，以及n_型AlxGai_xN(0彡x彡1)的第二层可以具有小于大约 lX1016cnT3的掺杂浓度。共外延层可以包括半绝缘AlxGai_xN (0彡x彡1)的层。根据本发明的其他实施例的单块电子器件包括氮化物外延结构，包括氮化物沟道 层；以及氮化物阻挡层，在氮化物沟道层上。氮化物阻挡层具有被氮化物沟道层更高的带 隙，以及氮化物阻挡层和氮化物沟道被被设置为共用地包括在氮化物沟道层和氮化物阻挡 层之间的表面上的二维电子气。AlxGai_xN(0 ^x^ 1)层在阻挡层上，以及第一栅电极凹陷通过AlxGai_xN(0<X< 1)层，第一栅电极定义了第一晶体管器件。第二栅电极，定义了第 二晶体管器件，位于该AlxGai_xN(0彡x彡1)层上。单块电子器件可以还包括在该AlxGai_xN(0彡x彡1)层上的氮化硅层。第一栅电 极和第二栅电极可以都凹陷通过该氮化硅层。该氮化硅层可以包括高纯度氮化硅层。单块电子器件可以还包括在第一栅电极和第二栅电极之间的源/漏电极。该源/ 漏电极凹陷通过该AlxGai_xN(0 < x < 1)层，以及提供用于第一电子器件和第二电子器件的 源/漏接触。根据本发明的其他实施例的单块电子器件包括大块半绝缘碳化硅衬底，在该碳化 硅衬底的表面中的源区和漏区，在该碳化硅衬底中的在源区和漏区之间的沟道区，以及在 该碳化硅结构的表面上的氮化物外延结构。源区和漏区以及沟道区可以包括注入区。单块电子器件可以还包括第一钝化层，在碳化硅衬底的注入沟道区以及注入源区 和漏区上；以及第一栅接触，在碳化硅衬底上的注入源区和漏区之间，以及在该氮化物外延 层上的第二栅接触。该第一栅接触延伸通过钝化层。第一钝化层可以延伸到氮化物外延层上，以及第二栅接触可以延伸通过第一钝化层。单块电子器件还可以包括在氮化物外延结构上的第二钝化层，第二钝化层包括不 同于第一钝化层的材料。第二栅接触可以延伸通过第二钝化层。第一栅接触可以是用于基于碳化硅的晶体管器件的控制接触，以及第二栅接触可 以是用于基于氮化物的晶体管器件的控制接触，并且电子器件可以还包括连接基于碳化物 的晶体管器件和基于氮化物的晶体管器件的互连金属膜。根据本发明的一些实施例的形成单块电子器件的方法包括形成包括多个氮化物 外延层的第一氮化物外延结构，氮化物外延层包括至少一个共用氮化物外延层；在第一氮 化物外延结构的共用氮化物外延层上形成第二氮化物外延结构；在第一氮化物外延结构上 形成多个第一电接触，多个第一接触定义了第一氮化物外延结构中的第一电子器件；以及 在第一外延氮化物结构上形成多个第二电接触，多个第二接触定义了第二氮化物外延结构 中的第二电子器件。形成第一氮化物外延结构可以包括形成氮化物沟道层，在氮化物沟道层上形成氮 化物阻挡层，氮化物阻挡层具有比弹回去沟道层更高的带隙。氮化物阻挡层和氮化物沟道 被设置为共用包括在氮化物沟道层和氮化物阻挡层之间的界面上的二维电子气。该方法还包括在阻挡层上形成高带隙，以及在高带隙层上形成氮化物层，例如氮 化硅和/或氮化镓。形成第二外延结构可以包括在第一外延结构上形成n_型AlxGai_xN (0 < x < 1)第 一层，以及在n_型AlxGai_xN(0彡x彡1)第一层上形成n_型AlxGai_xN(0彡x彡1)第二层。 n_型AlxGai_xN(0彡x彡1)第一层可以具有大约lX1014cm_2的表面电荷密度，以及n_型 AlxGai_xN(0彡x彡1)第二层可以具有小于大约lX1016cm_3的掺杂浓度。根据本发明的其他实施例的制造单块电子器件的方法包括在大块半绝缘碳化硅 衬底的表面中注入源区和漏区，在碳化硅中在注入的源区和漏区之间注入沟道区，以及在 碳化硅衬底的表面上形成氮化物外延结构。该方法还可以包括在碳化硅衬底的注入沟道区和注入源区和漏区上形成第一钝
9化层，以及在注入源区和漏区之间的碳化硅上形成第一栅接触，以及在氮化物外延层上形 成第二栅接触。第一栅接触延伸通过钝化层。第一钝化层可以延伸到氮化物外延层上，以及第二栅接触可以延伸通过第一钝化层。该方法还可以包括在氮化物外延结构上形成第二钝化层，第二钝化层包括不同于 第一钝化层的材料。第二栅接触可以延伸通过第二钝化层。第一栅接触可以是用于基于碳化硅的晶体管器件的控制接触，以及第二栅接触可 以是用于基于氮化物晶体管器件的控制接触，以及该方法还可以包括形成互连金属膜以连 接基于碳化硅的晶体管器件和基于氮化物的晶体管器件。本发明的一些实施例提供包括共用氮化物外延层的单块电子器件。第一类型氮 化物器件设置在共用氮化物外延层上，包括在该共用氮化物外延层上的至少一个第一注入 n_型区。该至少一个第一 rT型区具有大于共用氮化物外延层的掺杂浓度的第一掺杂浓度。 第二类型氮化物器件，不同于第一类型氮化物器件，包括至少一个第二注入rT型区设置在 共用氮化物外延层。该至少一个第二注入n_型区不同于至少一个第一注入rT型区，以及具 有大于共用氮化物外延层的掺杂浓度的第二掺杂浓度。多个第一电接触设置在至少一个第 一注入rT型区上。多个第一接触定义了具有第一类型氮化物器件的第一电子器件。多个 第二电接触设置在至少一个第二 rT型注入区上。多个第二接触定义了具有第二类型电子 器件的第二电子器件。在本发明的其他实施例中，至少一个第一注入rT型区可以包括用于第一电子器件 的源区和漏区。多个第一电接触可以包括在源区的源接触，在漏区的漏接触以及在源接触 和漏接触之间的栅接触。在本发明的其他实施例中，至少一个第二注入rT型区可以包括高导电rT型区。多 个第二电接触可以包括在高导电n_型区的源接触和漏接触以及在源接触和漏接触之间的 栅接触。在本发明的一些实施例中，高导电n_型区可以具有大约5.0X1018至大约 6. OX 1018cm_3的掺杂浓度，以及大约0. 1至大约1. 0 ii m的深度。在本发明的其他实施例中，第二电子器件的栅接触和漏接触可以电连接以形成阳 极。在本发明的其他实施例中，共用氮化物外延结构可以包括氮化物沟道层。氮化物 阻挡层可以设置在氮化物沟道层上。氮化物阻挡层可以具有高于氮化物沟道层的带隙，其 中氮化物阻挡层和氮化物沟道共用包括在氮化物沟道层和氮化物阻挡层之间的界面上的
二维电子气。在本发明的一些实施例中，高带隙层可以设置在阻挡层和高带隙层上的氮化硅层 上。在本发明的其他实施例中，高导电rT型区可以是在高带隙层中的rT型 AlxGai_xN(0彡x彡1)的注入区。第二电子器件可以包括在具有小于大约lX1016cm_3的掺 杂浓度的高导电n_型区上的rT型AlxGai_xN(0彡x彡1)层。在本发明的其他实施例中，第一电子器件可以是高电子迁移率晶体管。第二电子 器件是表面声波器件、二极管、场效应晶体管或MI SHFET。
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本发明的一些实施例提供了单块电子器件，包括氮化物外延结构，其包括氮化物 沟道层和氮化物沟道层上的氮化物阻挡层。氮化物阻挡层具有高于氮化物沟道层的带隙。 氮化物阻挡层和氮化物沟道共用包括在氮化物沟道层和氮化物阻挡层之间的界面上的二 维电子气。第一和第二 rT型注入区分别设置在定义源区和漏区的阻挡层上。第一栅电极 设置在源区和漏区之间，第一栅电极定义第一晶体管器件。第三n_型注入区设置在阻挡层 上，定义注入的高导电n_型区。第二栅电极设置在注入的高导电n_型区上，第二栅电极定 义第二晶体管器件。


图1A-1C是连同可能处于如图所示制造器件的中间步骤的器件前体一起示出本 发明的实施例的示意图。图2A-2B是连同可能处于如图所示制造器件的中间步骤的器件前体一起示出本 发明的实施例的示意图。图3A-3B是连同可能处于如图所示制造器件的中间步骤的器件前体一起示出本 发明的实施例的示意图。图4是示出了本发明的实施例的示意图。图5是示出了本发明的实施例的示意图。图6A-6C是连同可能处于如图所示制造器件的中间步骤的器件前体一起示出本 发明的实施例的示意图。图7是示出了本发明的实施例的示意图。图8是示出了本发明的实施例的示意图。图9是示出了本发明的实施例的示意图。图10是示出了传统表面声波器件的透视图。图11是示出了传统表面声波器件的叉指型转换器的布局的示意图。图12A-12B是两个器件外延结构的示意图。图13A是示出了本发明的实施例的示意图。图13B是根据本发明的一些实施例的形成在共用衬底上的两个器件的等效电路 图。图14A-14B是示出了本发明的实施例的示意图。图15是示出了本发明的实施例的示意图。图16是示出了本发明的实施例的示意图。图17A-17B是示出了本发明的实施例的示意图。图18是连同可能处于如图所示制造器件的中间步骤的器件前体一起示出本发明 的实施例的示意图。图19是连同可能处于如图所示制造器件的中间步骤的器件前体一起示出本发明 的实施例的示意图。图20A至20C是示出了根据本发明的一些实施例的 制造器件中的处理步骤的示意 图。
具体实施例方式下面将参考附图更全面地描述本发明，附图中示出了本发明的各种实施例。然而， 本发明以许多不同形式实施，所以不应该被解释为限制为在此阐述的实施例，相反，这些实 施例被提供，从而本公开将是彻底和完整的，以及将向本领域的技术人员完全转达本发明 的范围。通篇，相同的标号表示相同的元件。此外，图中示出的各种层和区是示例性示出的。 因此，本发明不局限于附图中的相对尺寸以及间隔。如本领域技术人员能够理解的，在此所 提及的层形成在衬底或其他层“上”可以表示该层直接形成在衬底上或其他层上或在中间 层上或形成在衬底或其他层上的层上。此外，应该理解，当第一元件或层被描述为与第二元 件或层“电接触”时，第一和第二元件或层不需要与另一元件直接物理接触，而是可以通过 允许电流在第一和第二元件或层之间流过的中间导电元件或层被连接。在此所使用的术语仅用于描述特定实施例的目的，并不旨在限制本发明。如在此 所使用的，单数形式“一个”、“一”和“这个”旨在也包括复数形式，除非上下文中明确有相 反指示。还应该理解，当在此使用术语“包括”、“包含”、“具有”和/或“含有”时，明确存在 所述的特征、整数、步骤、操作、元件和/或部件，但是不排除存在或添加一个或多个其他特 征、整数、步骤、操作、元件、部件和/或其构成的组。除非有不同定义，在此所使用的所有术语(包括技术和科学术语)具有本领域技 术人员共用理解的相同含义。还应该理解，在此所使用的术语应该被理解为具有与他们在 本说明书和相关技术的上下文中具有的含义一致的含义，而且不应该被理解为理想化的或 过度正式的含义，除非在此明确定义了。本发明的实施例被示例性地示出为图1A的横截面视图中的集成SAW器件/晶 体管10。在图1A示出的实施例中，器件10的晶体管结构10A包括高电子迁移率晶体管 (HEMT)；然而，本领域的技术人员应该理解，晶体管结构10A(以及结合下面所述的本发明 的其他实施例所示的晶体管结构)代替或除了 HEMT之外可以包括一种或多种其他类型的 器件。例如，晶体管结构10A可以包括MESFET、MOSFET、JFET或其他器件。集成器件10包括衬底12，其可以例如是碳化硅(SiC)，例如具有4H多型体的半绝 缘碳化硅。其他碳化硅候选多型体包括3C、6H和15R多型体。术语“半绝缘”仅是描述性 地使用而不用于表示绝对含义。在本发明的特定实施例中，碳化硅晶块在室温下具有等于 或高于大约lX105Q-cm的电阻率。衬底12上的氮化铝缓冲层14在碳化硅衬底和器件的剩余部分之间提供了适当的 晶体结构过渡。在图1A中示出的实施例中，氮化铝缓冲层14还形成压电膜，在其上制造如 下将更详细描述的SAW器件10B。可以通过M0CVD、MBE或其他用于形成高质量外延层的适 当的生长技术形成缓冲层14和后续的基于GaN的层。碳化硅与蓝宝石(A1203)相比具有与III族氮化物更密切匹配的晶格，其中蓝宝石 是用于III族氮化物器件的非常常用的衬底材料。更密切的晶格匹配可以产生比那些通常 在蓝宝石上可用的III族氮化物膜更高质量的III族氮化物膜。碳化硅还具有非常高的导 热性，因此碳化硅上的III族氮化物器件的总输出功率通常不像形成在蓝宝石上形成同样 器件的情况那样受衬底的散热的限制。此外，可以使用半绝缘碳化硅衬底可以为器件提供 绝缘和减少的寄生电容。尽管碳化硅是优选的衬底材料，但是本发明的实施例可以使用任何适当的衬底，例如，蓝宝石、氮化铝、氮化铝镓、氮化镓、硅、6仏8、1^0、2110、1^0、11^等。在一些实施例中， 还可以形成适当的缓冲层。如在此使用的，术语“III族氮化物”表示形成在氮和元素周期表的III族中的元 素之间的那些半导体化合物，所述III族中的元素通常为铝(A1)、镓(Ga)、和/或铟(In)。 所述术语还表示三元和四元化合物，例如AlGaN和A1 InGaN0如本领域技术人员已知的，III 族元素可以与氮组合以形成二元(例如GaN)、三元(例如AlGaN、AlInN)以及四元(例如 AlInGaN)化合物。这些化合物都具有实验式，其中一摩尔氮与总计一摩尔的III族元素组 合。因此，例如式AlxGai_xN其中0彡x彡1，或InyAlxGa^N其中0彡x彡1，0彡y彡1以 及x+y < 1经常被用于描述这些化合物。适当的半绝缘SiC衬底由例如Durham，N. C.，的Cree公司制造，该公司也是本 发明的受让人，以及制造的方法在例如美国专利第Re. 34，861、4，946，547、5，200，022、 6，218，680,6, 403，982以及6，396，080号中被描述，其全部内容都通过引用结合于此。类 似的，用于III族氮化物的外延生长的技术已经在例如美国专利第5，210，051,5, 393，993、 5，523，589以及5，292，501号中被描述，其内容也通过引用结合于此。基于GaN的HEMT的适当结构例如在共用受让的美国专利6，316，793和2001 年 7 月 12 日提交的“ALUMINUM GALLIUMNITRIDE/GALLIUM NITRIDE HIGHELECTRON MOBILITYTRANSISTORS HAVING A GATE C0NTACT0NA GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME”的美国申请第 09/904，333 号，2001 年 5 月 11 日提交 的标题为 “GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER”的美国临时申请第60/290，195号以及Smorchkova等人的标题为 "GR0UP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR(HEMT)WITHBARRIER/ SPACER LAYER”的美国专利申请第10/102，272号中被描述，其公开通过引用结合于此。继续图1A的描述，沟道层16，在一些实施例中是GaN，形成在缓冲层14上。沟道层 16优选的是无掺杂的，但是可以掺杂有各种物质以改变薄片电荷区中的电子密度或薄片电 荷区下方区域中的导带Ec和价带Ev的特性。在一些实施例中，沟道层16大约为1至5 y m 厚。在一些实施例中，沟道层16可以包括厚(1至5i!m)的基于GaN的缓冲层，在其上形成 有薄的(大约100A)高质量沟道区。阻挡层18形成在沟道层16上。在一些实施例中，阻挡层18可以包括AlGaN，从而 在沟道层16和阻挡层18之间形成异质结。阻挡层18优选地具有20%和40%之间的铝化 合物，以及可以以大约2X1018cm_3的掺杂浓度掺杂有硅。阻挡层18可以具有大约15nm和 40nm之间的厚度，以及优选地大约为25nm厚。如上所述，由于在沟道层16和阻挡层18之间界面处的AlGaN/GaN异质阻挡，在该 界面上引起二维电子气。欧姆源电极22和欧姆漏电极23形成在阻挡层18的表面上。源 欧姆电极22和漏欧姆电极23可以是Ti/Si/Ni，Ti/Al/Ni, Ti/Al/Ni/Au或形成至n_型 AlGaN的欧姆接触的任何其他适当的材料。用于AlGaN/GaN HEMT器件的适当的欧姆接触 在 2000 年 6 月在 Denver, CO 的第 58 届 Device Research Conference 上由 S. T. Sh印pard、 ff. L. Pribble、D. T. Emerson,Z. Ring、R. P. Smith,S. T. Allen 以及 J. ff. Palmour 发表的‘‘High Power Demonstration at 10GHz with GaN/AlGaN HEMTHybrid Amplifier"^^ Mat. Sci. Forum Vols. 338-342(2000)，pp. 1643-1646，S. T. Sh印pard、K. Doverspike、M. Leonard、ff. L. Pribble、S. T. Allen 和 J. ff. Palmour 的"Improved 10-GHz Operation ofGaN/AlGaN HEMTs on Silicon Carbide” 中被描述。源电极22和漏电极23之间的距离通常大约为2-4 iim。在一些实施例中，薄的(20- 40人)未掺杂GaN保护层(未示出)可以形成在源 欧姆电极22和漏欧姆电极23之间的阻挡层18的表面上。这样的保护层的设计和效果在 Smith 的标题为“ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATEC0NTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME”的美国申请第09/904，333号中被描述，其公开通过引用结 合于此。栅电极24形成在源22和漏23电极之间。在某些实施例中，栅电极24由钼、镍或 形成至n_型AlxGai_xN的非欧姆接触的任何其他适当的金属。在T-栅结构中栅电极24可 以覆盖有其他金属层，或可以在一个工艺步骤中形成T-栅。如本领域已知的，T-栅结构特 别适用于RF和微波器件。阻挡层18也可以设置有多个层，如在上述引用的Smorchkova等人的美国专利申 请第10/102，272号中所描述的。因此，本发明的实施例不应该被理解为将阻挡层限制为单 层，而是可以包括例如，具有GaN、AlGaN和/或A1N层的组合的阻挡层。例如，GaN、A1N结 构可以被用于减少或防止合金散射。如图1A中所示，诸如A1N缓冲层的缓冲层14的部分表面25被暴露。多个第一金 属指状元件26在暴露表面25上形成输入IDT，而多个第二金属指状元件28形成输出IDT。 输入IDT 26、输出IDT28以及A1N缓冲层14形成了集成在与晶体管10A相同的衬底上的表 面声波器件10B。IDT 26、28可以由铝或任何其他适当的金属形成。由于IDT 26、28不必 形成与缓冲层14的欧姆或其他电接触，因此可以使用许多不同的金属(包括例如与用于栅 极24、源极22和漏极23欧姆接触的金属和/或金属互连相同的金属，以减少所需的金属化 步骤的数目)。缓冲层14的厚度影响SAW结构10B的SAW传播特性。通常，在器件中传播的表面 声波延伸进入该结构大约一个波长的距离。在一些实施例中，缓冲层大约250nm或更小。 在这种情况下，传播波的SAW速度可以由SiC衬底决定，SiC衬底具有比A1N更高的SAW速 度。同样，SAW IDT指状元件26、28的取向可以被选择，从而优化器件的性能。尽管已经报 告说SAW传播在A1N和SiC的c-平面中是各向同性的，但是可以使用离轴切割SiC衬底来 制造器件，其可以根据取向而使表面声波传播。例如，SiC MESFET典型地是使用8°离轴晶 片制成的。输入IDT 26或输出IDT 28可以通过覆层(未示出)或通过线接合或任何其他适 当的技术连接到晶体管10A的源极22、漏极23和/或栅极24，从而电信号可以从晶体管 10A传递至SAW器件10B，反之亦然。为了减少和/或最小化不期望的来自晶体管10A的反射和干扰，如图9所示，可以 以不同于IDT指状元件26、28的取向的角度切割管芯。此外，SAW反射器和/或吸收器19 可以邻近输入IDT 26和/或输出IDT 28形成在该器件上以最小化不期望的干扰。SAW反 射器和吸收器的设计对于SAW器件设计领域的技术人员是公知的。图1B和1C中示出了制造器件10的替换方法的前体结构。如图1B所示，可以通过
14在衬底12上沉积外延层以形成缓冲层14、沟道层16和阻挡层18来形成前体器件11。在 金属化之前，蚀刻掩模32形成在阻挡层18的表面上。该蚀刻掩模32可以包括光刻胶、二 氧化硅、氮化硅、或允许选择性蚀刻下层的氮化物外延层的任何其他适当的掩模。使用标准 光刻技术图案化并部分去除蚀刻掩模32。典型的光刻处理可以包括为半导体结构添加光刻 胶(通常为对光敏感的聚合物树脂)层，将掩模置于光刻胶之上，将光刻胶暴露给其响应的 光的频率(通过经历化学变化；通常在特定溶液中可溶解)，蚀刻光刻胶以去除暴露或未暴 露的图案(取决于所选择的抗蚀剂)，以及然后在剩余图案上执行接下来期望的步骤。阻挡层和沟道层16、18随后被蚀刻掉以暴露出A1N缓冲层14的可以在其上形成 IDT 26、28的一部分。蚀刻掩模32随后被去除，以及金属化步骤被执行以形成接触22、23、 24 和 IDT 26、28。可以使用干蚀刻工艺(例如反应性离子蚀刻，RIE)来蚀刻阻挡层16和沟道层 18。用于干蚀刻台面结构的适当的条件可以包括使用肌13蚀刻剂在Ar环境中干蚀刻。例 如，典型的工艺可以包括在5-50mTorr压力和50-300W RF功率下在RIE反应器中使Ar以 20-100SCCm流动以及使BC13以10-20SCCm流动。实际参数将取决于所使用的系统，并且可 以由本领域技术人员来确定。该蚀刻应对蚀刻GaN有高选择性，而不是A1N。参考图1C中所示的前体结构13可以理解制造器件10的替换方法。可以通过将 衬底12置于生长反应器中并如上所述地在衬底12上沉积A1N缓冲层14来制造器件10。 在形成缓冲层14之后，从生长反应器中移出衬底12，以及生长掩模34(其可以包括二氧化 硅、氮化硅或其他适当材料)形成在缓冲层的表面上。如上所述，使用标准光刻技术图案化 掩模层34以暴露缓冲层14的表面的一部分。在形成并图案化掩模层34之后，衬底12被 放回至生长反应器中，用于再生长沟道、阻挡层16和沟道层18(以及可能在器件中存在的 任何其他层)。在去除掩模层34之后，接触22、23、24和IDT 26、28随后可以被形成在该结 构上。如图2A和2B所示，器件20包括SAW结构20B，其通过在结构之间形成延伸通过缓 冲层14的槽36与晶体管结构20A隔离。可以根据缓冲层14的厚度和器件的波长使槽36 延伸进入衬底12。如上所讨论的，SAW延伸进入传播介质大约一个波长的距离。因此，该槽 36可以延伸至少大约一个波长的距离以提供SAW器件20B的物理隔离。如图2A中所示，槽36可以在形成晶体管之前、期间或之后形成。例如，蚀刻掩模 38可以形成在结构上，以及被图案化以暴露邻近晶体管台面结构的缓冲层14的一部分。该 暴露的区域随后以上述方式被蚀刻以提供器件隔离。在蚀刻之后，如图2B所示，蚀刻掩模 被去除，并进行金属化。图3A-3B示出了本发明的其他实施例。如图3A示例性所示的，器 件30包括形成在共用衬底上的晶体管结构30A和SAW器件结构30B。然而，在该实施例中， SAW器件30B的IDT 26、28形成在与晶体管电极相同的外延层的表面上，从而避免再生长或 台面结构蚀刻的需要。为了使SAW器件30B与晶体管结构30A电绝缘并减少SAW器件自身的损耗，例如 氮或磷的离子43被注入器件的区域42中，以使区域42具有足够高的电阻性以变为电不活 跃的。如图3B中所示，在生长晶体管结构30A的外延层以形成外延前体结构31之后，图 案化的注入掩模44 (其可以包括光刻胶)形成在前体结构31的表面上以及氮离子43被注入到暴露表面45中，从而将氮离子43注入到区域42中。可以通过包括氢、氦、铝、氮、镁、 锌和/或钙的注入使用其他离子来增加该区域的电阻率。可以以传统方式以及在室温下执行该注入。如近来被最好地理解的(并且不被特 定理论限制)，注入离子在GaN中产生损伤，以致产生带隙中的深能级。其进而捕获GaN中 的自由载流子，从而与没有这样的注入的GaN层或区域相比，使该材料呈现更高的电阻性。 在HEMT结构中，注入离子有效地中和阻挡和沟道层之间的界面处的导电的2DEG沟道。在某些实施例中，以10_400keV的能量和每平方厘米(cm—2) 1013_1014离子的剂量 将氮原子注入至暴露区域中。这样的剂量足以中和区域42或使得区域42足够地不导电， 从而使得晶体管结构30A与SAW器件30B电绝缘，使得晶体管结构30A或SAW器件30B的 电性能不实质性地被其他器件损害。图4示出了根据本发明的其他实施例的器件40。如结合图3和3A所述的实施例， SAW器件40B形成在与晶体管结构40A相同的外延表面上。然而，除了形成SAW器件40B的 层的注入中和之外，使用上面结合图2A和2B描述的掩模和蚀刻技术在SAW结构40B和晶 体管结构40A之间形成隔离槽56。如上所述，槽56的深度可以等于至少一个SAW波长。图5示出了本发明的另一个实施例。在图5所示的实施例中，晶体管结构50A的阻 挡和沟道层被向下蚀刻进入厚的GaN层16中，以去除阻挡层和沟道层之间的2DEG区。SAW IDT形成在GaN层的暴露表面上，其随着生长是半绝缘的。可以使用上述技术在晶体管结构 50A和SAW结构50B之间蚀刻可选的隔离槽66。在图6A-6C所示的实施例中，基于A1N的SAW结构60B被集成在与SiC MESFET结 构60A相同的衬底上。用于生长碳化硅的外延层的技术在美国专利6，063，186、6，297，522、 6，217，662,5, 155，062,4, 946，547,4, 912，063,4, 912，064 和 5，011，549 中被公开，其公开 通过引用结合于此。用于生长碳化硅的外延层的技术还在2000年11月17日提交的标题 为 “SUSCEPTOR DESIGNS FOR SILICON CARBIDE THIN FILMS” 的美国申请第 09/715，576 号、2001 年 2 月 21 日提交的标题为 “SUSCEPTOR DESIGNS FOR SILICON CARBIDE THIN FILMS”、2002 年 11 月 21 日公开的标题为 “SEED CRYSTAL HOLDERS AND SEED CRYSTALS FOR FABRICATING SILICON CARBIDE CRYSTALS AND METHODS OF FABRICATING SILICON CARBIDE CRYSTALS”的美国公开第2001/0170491号、2002年7月11日公开的标题为 "GAS-DRIVENR0TATI0N APPARATUS AND METHOD FOR F0RMINGSILIC0N CARBIDE LAYERS” 的美国公开第2002/0090454号、2001年10月30日提交的标题为‘‘INDUCTION HEATING DEVICESAND METHODS FOR C0NTR0LLABLY HEATING ANARTICLE” 的美国申请第 10/017,492 号、以及 2002 年 4 月 8 日提交的标题为"GAS-DRIVEN PLANETARY ROTATION APPARATUSAND METHODS FOR FORMING SILICONCARBIDE LAYERS”的美国申请第 10/117，858 号中被公开，其 公开都通过引用结合于此。如图6B中所示，可以使用上述专利和申请中的技术来生长SiC外延层72，以形成 前体结构61。蚀刻掩模73形成在SiC外延层72的表面上并被图案化以暴露SiC外延层 72的表面74的一部分。前体结构61随后被蚀刻以暴露半绝缘SiC衬底的一部分。随后如 图6C中所示，剩余的SiC外延层被生长掩模77掩盖，生长掩模仅延伸过SiC外延层72的 边缘预定的距离，该预定距离可以取决于生长掩模77的厚度。在形成生长掩模77之前可 以去除或不去除蚀刻掩模73。
16
晶状A1N层14在暴露的衬底上再生长，以及掩模77被去除。因为再生长的A1N 层14与SiC外延层72分离，所以SAW结构60B和MESFET结构60A在生长时被隔离。金属 接触22、23、24形成在SiC外延层72上，以及随后SAW IDT 26、28形成在A1N层上以完成 该器件。如图7所示，上述技术可以扩展至在与一个或多个SAW器件相同的衬底上集成多 于一种类型的器件。例如，器件70包括集成在相同衬底12上的晶体管结构70A、SAW器件 70B和光电检测器结构70C。这样的器件例如可以被用作能够接收、放大以及过滤光学信息 信号的单块元件。同样地，图8中示出的实施例包括集成在相同衬底12上的晶体管结构 80A、SAW器件80B、光电检测器结构80C、以及发射器结构80D。这样的器件例如可以被用 作能够接收、放大以及过滤光学信息信号并发送信息信号的单块元件。基于GaN的发射器 和光电检测器的设计是本领域技术人员公知的。基于GaN的光电检测器的示例在美国专利 6，495，852和6，265，727中示出，其通过引用结合于此。基于GaN的发射器的示例在美国专 利5，523，589和5，739，554中示出，其通过引用结合于此。其他电路元件可以被集成在与SAW器件和电子器件相同的衬底上。例如，电容、电 感、电阻、延迟线等也可以被集成到该器件中。在同一个衬底上集成不同类型的氮化物器件带来很多挑战，这是因为许多类型的 器件(例如电阻器、发射器、限幅器等)具有复杂的外延结构，其被设计用于特定类型器件 的操作。本发明的实施例来源于认识到尽管某些器件具有不同的外延结构，但是这些结构 的某些方面可能是类似的，并且可以被用在在共用衬底上形成不同类型的器件中。例如，图12A和图12B示出了可以被用于形成两种不同类型的器件的示例性外延 前体结构。图12A中示出的外延结构(类型I)可以被用于制造低噪声放大器或功率放大 器，而图12B中示出的外延结构(类型II)可以被用作限幅器或RF开关晶体管的基体。特 别地，图12A的类型I外延结构包括衬底100，在其上形成缓冲层102和沟道层104。衬底 100可以包括半绝缘6H或4H碳化硅衬底。缓冲层102可以包括氮化铝层，其可以在碳化硅 衬底100和器件的剩余部分之间提供适当的晶体结构过渡。具体地，可以通过金属有机化 学气相沉积来形成缓冲层102，以及其可以具有大约100人至大约10,000人的厚度。在特 定实施例中，缓冲层102可以具有大约1000人的厚度。沟道层104在一些实施例中是半绝缘的AlxGai_xN(0彡x彡1)，其形成在缓冲层102 上。在一些实施例中，沟道层104未掺杂，但是在其他实施例中，可以掺杂有各种杂质以改 变在薄片电荷区中的电子密度或在薄片电荷区下方区域中的导带Ec和价带Ev的特性。在 一些实施例中，沟道层104大约为1至5 iim厚。在一些实施例中，沟道层104可以包括2 iim
厚的基于GaN的缓冲层，在其上形成有薄的(大约100人)的高质量沟道区(未示出)。阻挡层106形成在沟道层104上。在一些实施例中，阻挡层106可以包括A1N，从 而在沟道层104和阻挡层106之间形成异质结。高带隙层108位于阻挡层106上。高带隙 层108可以包括AlxGai_xN(0彡x彡1)，其具有20%至40%之间的铝组分。高带隙层108 可以具有高于沟道层104的带隙。高带隙层108可以以大约2X 1018cm_3的掺杂浓度掺杂有 硅。高带隙层108的厚度可以在大约15nm和40nm之间，以及在一些实施例中是大约25nm 厚。如上所讨论的，因为在沟道层104和阻挡层106之间的界面处的AlGaN/GaN异质阻挡，所以在该界面处可以弓I发二维电子气。高纯度氮化硅层110可以形成在高带隙层108上。高纯度氮化硅可以如在共用受 让的 2005 年 11 月 23 日提交的标题为 “GROUP IIINITRIDE SEMICONDUCTOR DEVICES WITH SILICON NITRIDE LAYERS AND METHODS OF MANUFACTURINGSUCH DEVICES，，的美国专利申请 第11/286,805号中所描述的形成，其公开如同在此全部阐述一样通过引用结合于此。图12A的类型I外延结构可以用于形成用于低噪声和/或大功率放大器的HEMT 器件。例如，类型I外延结构可以提供对于大功率放大器输出晶体管有用的适当的峰值电 流、跨导和/或击穿电压的特性。高带隙层108的厚度和/或铝百分比可以被调节为提供 用于低噪声放大器的适当特性。图12B中的外延结构(类型II)类似于图12A中示出的类型I的外延结构，不同 之处在于类型II外延结构包括高带隙层108和高纯度氮化硅层110之间的额外的外延层 112。特别地，高带隙层108、阻挡层106和沟道层104可以与类型I外延结构中的相同。额 外的外延层112可以包括厚度大约在300A至大约1000A的掺杂GaN和/或渐变的AlGaN 层。对于RF开关器件和/或限幅器器件，额外的外延层112可以增加器件的顶表面与在 2DEG沟道中在沟道层104和阻挡层106之间的界面处感生的电荷之间的距离。这可以减少 器件的栅源电容，同时保持低沟道电阻。如图13A中所示，具有类型I外延结构的器件和具有类型II外延结构的器件可以 被集成在共用的衬底上。如在此所示的，可以使用例如传统的M0CVD生长技术来形成类型 II外延结构。源/漏欧姆接触122、124、128可以凹陷穿过高纯度氮化硅层110和额外的外 延层112。尽管没有在图13A中示出，源/漏欧姆接触122、124、128可以完全和/或部分凹 陷进入/穿过高带隙层108和/或阻挡层106。第一晶体管Q1由位于相邻源/漏接触122、124之间的栅极120限定。第一晶体 管Q1可以例如是大功率或低噪声晶体管。因此，如图13A中所示，在第一晶体管Q1中，栅 极接触120凹陷穿过高纯度氮化硅层110和额外的外延层112。因此，对于第一晶体管Q1，栅蚀刻被用于去除高纯度氮化硅层110下面的一 部分或所有的额外外延层112。由于存在额外的外延层112，所以低沟道或接入电阻可 以被维持在第一晶体管Q1的非栅区域中，其中所述额外的外延层如上所述可以是如在 ElectronicMaterials, Vol.33, No. 5,2004 或 IEEE Electron Device Letters, Vol. 25, No. 1，2004 年 1 月，或 Applied Physics Volume 94，Number8，2003 年 10 月 15 日中所述的 相对厚的GaN保护和/或渐变的/掺杂的AlGaN。第二晶体管Q2由位于源/漏接触124、128之间的第二栅接触126限定。第二晶 体管Q2可以例如被配置为限幅器和/或RF开关。第二栅接触126可以仅凹陷穿过高纯度 氮化硅层，但是不凹陷穿过或仅部分穿过额外外延层112。额外外延层112的存在可以减 少第二晶体管Q2的栅电容。因此，具有不同的外延结构和/或不同操作特性的两个晶体管 Q1和Q2可以通过形成单个外延结构和适当蚀刻该结构而被设置在相同的衬底上。由第一和第二晶体管Q1和Q2形成的可能的电路的示意图在图13B中示出。如在 此所示，第一和第二晶体管可以共享共用的源/漏接触124。根据本发明的实施例的其他方法和结构在图14A和14B中示出。如在此所示，提 供了类似于图12A中示出的结构的类型I外延结构。更具体地，图14A中示出的结构包括衬底100上的缓冲层102。沟道层104、阻挡层106、高带隙层108和高纯度氮化硅层110形 成在缓冲层102上。光刻胶掩模210形成在部分高纯度氮化硅层110上，以及可以使用例 如传统干蚀刻技术蚀刻掉由掩模210暴露(即，未被掩模210覆盖)的部分高纯度氮化硅 层。例如，高纯度氮化硅层110的暴露部分可以被蚀刻掉以显露出高纯度氮化硅层110之 下的高带隙层108。在选择性蚀刻高纯度氮化硅层之后，去除光刻胶掩模210，以及外延层125可以外 延地再生长在暴露的高带隙层108上。外延层125可以类似于图13A中示出的外延层112。 例如，外延层125可以包括掺杂的GaN和/或渐变的AlGaN，以及可以具有大约30人至大约 10，000A的厚度。高纯度氮化物层110可以作为用于生长外延层125的生长掩模。即，当例如使用 M0CVD再生长外延层125时，因为高纯度氮化硅层110不能提供用于外延生长的适当模板， 晶体材料可能不成核和/或在高纯度氮化硅层110上生长。然而，在一些实施例中，可以期望在外延层125再生长时在高纯度氮化硅层110上 提供单独的生长掩模，以便减少和/或防止氮化硅层110上的杂散成核。在高纯度氮化硅 层110被蚀刻时被用作蚀刻掩模的光刻胶掩模210可能不像生长掩模一样有用，这是因为 用在光刻胶中的基于聚合物的材料不能忍受氮化物材料的外延生长所需的高温。因此，可 以在高纯度氮化硅层110上设置单独的生长掩模。例如，参考图14B，生长掩模160可以形 成在高纯度氮化硅层110上。生长掩模可以包括例如二氧化硅和/或氮化铝。可以在蚀刻 高纯度氮化硅层110之前将生长掩模形成在高纯度氮化硅层110上，以及可以使用传统平 版印刷技术进行图案化。对于二氧化硅生长掩模，二氧化硅应具有大于1000人的厚度。在一些实施例中，相同的蚀刻掩模210可以被用于图案化蚀刻掩模160和高纯度 氮化硅层110。在其他实施例中，蚀刻掩模210可以被用于图案化生长掩模160，以及生长 掩模160可以被用作用于蚀刻高纯度氮化硅层110的蚀刻掩模，以及用于在外延层125的 外延再生长过程中防止和/或减少高纯度氮化硅层110上的不期望的成核。如图14B所示，在外延层125的外延再生长过程中，一些随机的微晶和/或多晶材 料163可能在生长掩模160上成核和/或生长。可以通过从高纯度氮化硅层110上去除生 长掩模160来去除不期望的材料163，例如，如果生长掩模160是二氧化硅，则可以通过执行 缓冲氧化蚀刻(B0E)来实现上述去除。B0E可以蚀刻二氧化硅，但是不能蚀刻高纯度氮化硅 110。再生长外延层125之后，通过在该外延结构上形成一个或多个电接触，可以在该 结构中限定多个器件。例如，如图15所示，第一晶体管Q3可以是低噪声放大器和/或大功 率放大器，其可以通过在高带隙层108上形成源/漏接触132、134来限定。源/漏接触132、 134可以部分和/或完全凹陷通过高带隙层108。用于第一晶体管Q3的栅接触130凹陷通过 高纯度氮化硅层110。在一些实施例中，晶体管Q3可以具有绝缘栅极结构(例如，金属-绝 缘体_半导体异质结场效应晶体管，或MISHFET)，如在美国预授权公开第2003/0020092 号题为“Insulating Gate AlGaN/GaN HEMT”、美国预授权公开第2005/0170574号题为 "Nitride-based Transistors with a ProtectiveLayer and Low-damage Recess and Method of Fabrication Thereof，，、2005 年 7 月 20 日提交的美国专利第 11/185，398 号题
19为"Nitride-Based Transistors and Fabrication Methods With an Etch Stop Layer，， 和/或2005年7月21日提交的美国专利申请第11/187，171号题为“Switch Mode Power Amplifier using MIS-HEMTwith Field Plate Extension，，任一个中示出的，其所有公开通 过引用结合于此，如同在此阐述。第二晶体管Q4可以形成在结构的外延层125再生长的区域中。更具体地，第二晶 体管Q4可以由凹陷通过氮化硅层170 (可以形成在外延层125上)的栅接触140限定。源 和漏接触142、144完成第二晶体管Q4。应该理解，通过电连接源接触142和漏接触144，第二晶体管Q4可以被配置为两个 终端器件，例如限幅器二极管。当这样配置时，源和漏接触142、144 一起作为器件阴极，而 栅接触140可以作为器件阳极。限幅器二极管可以被用作例如放大器晶体管的输入，所述 放大器晶体管例如是第一晶体管Q3。还应该理解第一晶体管Q3的外延层可以作为在其上形成第二晶体管Q4的外延层 的衬底。因此，本发明的一些实施例提供了基于第一氮化物的电子器件，包括基于第一氮化 物的外延结构，以及基于第二氮化物的电子器件，其具有形成在基于第一氮化物的外延结 构上的基于第二氮化物的外延结构。在图15中示出的结构的情况下，缓冲层102、沟道层 104、阻挡层106和高带隙层108形成用于第一晶体管Q3的第一外延结构，而外延层125形 成用于第二晶体管Q4的第二外延结构，其形成在第一外延结构上。参考图16，在其中形成限幅器二极管的一些实施例中，可能期望在高带隙层108 上提供n+GaN的第一外延再生长层127，以及在第一再生长层127上提供rTGaN的第二外延 再生长层129。第一再生长层127可以具有大约0.5i!m的厚度以及大约2X1018cm_3或更 高的掺杂浓度，其提供至少大约lX1014cm_2的表面电荷密度。第二再生长层129可以具有 至少1000人的厚度，以及可以被足够轻地掺杂，从而其以零偏压被完全耗尽。具体地，第二 再生长层129可以具有小于大约IX 1016cm_3的掺杂浓度。本发明的实施例可以在共用的衬底上提供增强和耗尽模式的基于氮化物的晶体 管器件。例如，可以通过提供外延结构，例如图12A中示出的类型I外延结构，以及如结合 图14C所述的形成至其的欧姆接触来形成耗尽模式器件。可以使用相同的外延结构来形成 增强模式器件，但是通过将栅接触凹陷进入下面的高带隙层108或使用负离子并通过离子 注入或等离子体浸没掺杂将它们弓I入器件来执行阈值电压偏移。本发明的一些实施例提供了在共用的衬底上集成碳化硅器件和氮化物器件。例 如，如图6A中所示，碳化硅MESFET器件和基于氮化物的SAW器件可以集成在共用的衬底 上。如上参考图6A所述，可以在形成氮化铝层14的衬底上也形成碳化硅外延层72。然而，可能难以在共用的衬底上既形成碳化硅外延层又形成基于氮化镓的外延 层，这是因为基于氮化镓的外延层通常在同轴衬底上生长，而尽管可以在同轴衬底上可以 生长相对薄(< 100nm)的碳化硅外延层，但是碳化硅外延层通常在离轴衬底上生长。根据本发明的一些实施例，可以通过注入同轴半绝缘碳化硅衬底中的沟道区以及 源/漏区中从而将碳化硅MESFET形成在同轴衬底上，如图17A和17B所示。如在此所示的， 一个或多个注入区可以通过离子注入形成在同轴半绝缘4H-SiC衬底中。例如，如图17A中 所示，通过选择注入氮和/或磷离子，n型沟道区216可以形成在衬底200中。此外，通过 离子注入n+源/漏区212、214可以形成在衬底200中。可以执行具有不同注入能量/剂量的多个注入步骤以提供期望的掺杂分布。将掺杂物注入大块碳化硅层中在现有技术中是 已知的。在注入后，可以通过在大约1400°C至大约1700°C的温度下退火注入的结构大约5 分钟至大约30分钟来活化掺杂剂。具体地，期望在衬底200上外延生长氮化物层之前活化 注入的掺杂剂，这是因为活化注入在碳化硅中的掺杂剂所需的温度可能对基于氮化物的外 延层不利。如在图17A中进一步示出的，随后可以使用生长掩模205掩蔽衬底200的注入区。 生长掩模205可以包括，例如，形成在衬底200的表面上的SiN和/或Si02图案。可以使 用传统外延生长技术在衬底200的暴露部分上生长外延结构210。例如，外延结构210可以 包括缓冲层、沟道层、阻挡层、以及高带隙层，其可以具有类似于例如在图12A中示出的相 应层的结构，以便提供用于HEMT器件的外延前体。然而，应该理解，可以根据期望的氮化物 器件的类型/特性来形成其他外延结构。参考图17B，生长掩模205可以被去除，以及诸如二氧化硅和/或氮化硅的钝化层 228可以形成在外延结构210和衬底200的暴露部分上。可替换地，生长掩模可以被留在衬 底上作为钝化层，以及第二钝化层可以形成在氮化物外延层上。因此，尽管在图17B中示出 了单个钝化层228，但是氮化物外延结构210上的钝化层可以不同于碳化硅衬底200上的钝 化层。此外，钝化层228可以包括彼此堆叠的相同和/或不同类型材料的多个钝化层。第一栅接触230和相应的源/漏接触232、234可以形成在外延结构210上以限定 HEMT晶体管器件Q5，以及第二栅接触240可以连同相应的源/漏接触242、244形成在注入 沟道区216上以在衬底200中限定碳化硅MESFET器件Q6。氮化物器件Q5和碳化硅器件 Q6可以在共用的衬底200上通过一级或多级互连金属互连。例如，电介质层260可以形成 在氮化物器件Q5和碳化硅器件Q6上。金属接触插塞261、262形成为穿过电介质层260以 分别接触氮化物器件Q5和碳化硅器件Q6的电接触。例如，接触插塞261、262可以通过形 成在电介质层260上的盖层金属266电连接。氮化物器件Q5和碳化硅器件Q6之间的其他 连接也是可以的。因此，在本发明的一些实施例中，碳化硅晶体管器件可以形成在与基于氮化物的 晶体管器件相同的衬底上以形成单块集成器件结构。单块集成氮化物器件以及单块集成碳 化硅/氮化物器件在单块微波集成电路中可以具有特定的应用，其中因为这样的器件处理 的信号的高频和/或大功率，所以可能期望谨慎地控制器件的取向、布置和/或互连。例 如，当器件不是单块集成时，可能有必要使用电迹线和/或连线来互连这样的器件，而这可 能增加该电路的不期望的电感、电容和/或电阻。由于电路设计者必须考虑额外的信号延 迟和/或与芯片至芯片互连相关的信号分布，这样的互连也可能增加电路设计的难度。如上所述，本发明的一些实施例在两个或更多半导体器件类型中的一种需要高导 电埋层时提供了两个或更多半导体器件类型的单块集成。换句话说，根据上述本发明的 一些实施例，具有第一外延结构(类型I)的第一器件，例如，低噪声和/或大功率放大器 (LNA)可以与具有第二外延结构(类型II)的第二器件(例如限幅器二极管)集成在一起。 具体地，如果如上所述包括全n+ATGaN外延结构的类型II结构可以选择性地生长在类型 I外延结构的顶部，则其可能可以掩蔽晶片的一些区域以保持类型I结构，同时如上具体所 述的在晶片的需要类型II的区域中生长额外的层。在本发明的其他实施例中，如下面参考图18至20C讨论的，可以通过选择性离子
21注入首先形成高导电区来形成包括埋置高导电区域的器件。因此，根据参考图18至20C讨 论的本发明的一些实施例，可以不必在高带隙层108上生长厚的η+层(例如，图16的层 127)，因此，有可能减少总的再生长厚度。因此，可以实现较高质量的材料和较短的生长时 间。现在参考图18，将讨论根据本发明的一些实施例的具有注入的高导电区域的集成 器件。通篇类似的标号表示类似的部件，因此，为了简洁，不再重复上面讨论过的有关层的 细节。如图18所示，在衬底100上提供缓冲层102。沟道层104、阻挡层106、高带隙层108 顺序地设置在缓冲层102上。如在图18中进一步所示的，注入源和漏区801和802分别设置在集成器件的类型 I侧上的高带隙层108中。在本发明的一些实施例中，源和漏区801和802可以是注入η+源 区和漏区。这些区域的掺杂浓度的具体细节在共用受让的Sh印pard等人于2005年12月 13 日提交的题为“SEMICONDUCTOR DEVICES INCLUDINGIMPLANTED REGIONS AND PROTECTIVE LAYERS ANDMETHODS OF FORMING THE SAME”的美国专利申请第 11/302，062 号中被讨论，其 全部公开通过引用结合于此，如同在此被阐述。如在图18中进一步所示的，根据本发明的一些实施例的注入高导电区805设置在 集成器件的类型II侧上的高带隙层108中。该高导电区805可以是注入η.区，具有大约 5. OX IO2W的峰值掺杂浓度。如在图18中进一步所示的，n_GaN的外延再生长层129设置在η+注入区805上。 再生长层129可以具有至少1000人的厚度，并且可以被足够轻地掺杂至其以零偏压被完 全耗尽。具体地，第二再生长层129可以具有小于大约IXlO16cnT3的掺杂浓度。在再生长外延层129之后，多个器件可以通过在衬底上形成一个或多个电接触而 被限定在该外延结构中。例如，如图18中所示，第一晶体管，例如是低噪声放大器和/或大 功率放大器，可以通过分别在高带隙层108中的注入η+源区和漏区801和820上形成源接 触/漏接触132、134来限定。用于第一晶体管的栅接触130凹陷穿过高纯度氮化硅层110。第二晶体管可以形成结构的在其中外延层129再生长的区域中。具体地，第二晶 体管可以通过凹陷通过氮化硅层170 (其可以形成在外延层129上)的栅接触140来限定。 源和漏接触142、144完成了该第二晶体管。应该理解，第二晶体管可以通过电连接源接触142和漏接触144而被配置为如图 19中所示的两个终端器件，例如限幅二极管。当这样配置时，源接触142和漏接触144 一起 作为器件阴极，而栅接触140可以作为器件阳极。因此，根据图18中示出的本发明的一些实施例，在带隙层108中包括η+注入区805 使得图16中示出的再生长区127被减小。如上所讨论的，图18中示出的器件可以被配置 为如图19中所示的两个终端器件。在没有根据本发明的一些实施例的η+注入区805的情 况下，阳极接触(140)将被放置在再生η+层上，其可能引起六角形凹坑缺陷。下面参考图19，将讨论包括两个终端器件的本发明的一些实施例。通篇类似的标 号表示类似的部件，因此，对于图19，在此不重复类似部件的细节。如图19所示，阳极901 设置在n_GaN的外延再生长层129上，其设置在η+注入区805上。如在图19中进一步所示 的，两个终端器件的阴极902设置在η+注入区805上。参考图20Α至20C讨论根据本发明的一些实施例的集成器件的制造的工艺步骤。参考附图的讨论将仅限于注入源区801和漏区802、η+区805和rTGaN层129的形成，这是 因为图20A至20C的剩余部件的形成已经在此完全讨论过了。首先参考图20A，掩模1000，例如为SiO2，可以沉积并图案化在高带隙层108上。离 子被注入至通过掩模1000暴露的高带隙层的部分，以分别注入η.源和漏区801和802。如图20Β所示，掩模1000被去除，以及第二掩模1010(例如为SiO2)可以被沉积 并图案化在高带隙层108上。根据本发明的一些实施例，离子被注入至通过掩模1010暴露 的高带隙层部分中，从而注入高导电区805。高导电区805可以是注入η+区，可以具有大约 5. OX IO2W的峰值掺杂浓度。如图20C中所示，掩模1010可以被去除，以及第三掩模1020 (例如SiO2)可以被 沉积并图案化在高带隙层108上。生长掩模1020可以形成在高纯度氮化硅层108上，并且 可以使用传统平版印刷技术被图案化。对于二氧化硅生长掩模，二氧化硅可以具有大于大 约1000Λ的厚度。尽管掩模1010在图20C中已经被去除，但是在不背离本发明的范围的 情况下，在本发明的一些实施例中，生长掩模1020在适当的位置上仍然可以由掩模1010形 成。rTGaN的外延再生长层129被设置在η+注入区805上。再生长层129可以具有至 少大约1000人的厚度，以及可以被足够轻地掺杂以至其以零偏压被完全耗尽。具体地，在 一些实施例中，再生长层129可以具有小于大约1. OXlO16cnT3的掺杂浓度。掩模1020和 1010可以被剥离(如果存在的话)，以及可以使用传统技术完成该器件。应该理解，在此示出的器件可以是在较大器件中复制的典型的晶胞结构，其可以 在多个有源区上具有多个栅指状元件。此外，尽管本发明的一些实施例使用半绝缘碳化硅 衬底，然而可以使用其他类型和/或导电性的衬底。尽管已经参考通过使用蚀刻和/或选择性生长工艺在共用的衬底上将器件彼此 分开而描述了本发明的实施例，但是诸如锯切、激光烧蚀或其他本领域技术人员已知的其 他技术的用于沟槽形成的其他技术可以被用来提供这样的隔离沟槽。器件隔离也可以通过 隔离注入或其他方法提供。本发明的实施例已经在附图和说明书中阐述，并且尽管已经使用了特定术语，但 是他们仅作为一般和描述性目的被使用，不用于限制的目的，本发明的范围在权利要求中 限定。
权利要求
一种单块电子器件，包括共用的氮化物外延层；第一类型的氮化物器件，位于所述共用氮化物外延层上，所述第一类型的氮化物器件包括在所述共用氮化物外延层上的至少一个第一注入n型区，所述至少一个第一注入n型区具有大于所述共用氮化物外延层的掺杂浓度的第一掺杂浓度；第二类型的氮化物器件，其不同于所述第一类型的氮化物器件，所述第二类型的氮化物器件包括在所述共用氮化物外延层上的至少一个第二注入n型区，所述至少一个第二注入n型区不同于所述至少一个第一注入n型区并具有大于所述共用氮化物外延层的掺杂浓度的第二掺杂浓度；多个第一电接触，位于所述至少一个第一注入n型区上，所述多个第一电接触限定所述第一类型的氮化物器件的第一电子器件；以及多个第二电接触，位于所述至少一个第二注入n型区上，所述多个第二接触限定所述第二类型的电子器件的第二电子器件。
2.根据权利要求1所述的单块电子器件，其中所述至少一个第一注入n型区包括用 于所述第一电子器件的源区和漏区，以及其中所述多个第一电接触包括所述源区上的源接 触、所述漏区上的漏接触以及在所述源接触和所述漏接触之间的栅接触。
3.根据权利要求2所述的单块电子器件，其中所述至少一个第二注入n型区包括高导 电n型区，以及其中所述多个第二电接触包括在所述高导电n型区上的源接触和漏接触，以 及在所述源接触和所述漏接触之间的栅接触。
4.根据权利要求3所述的单块器件，其中所述高导电n型区具有从大约5.OX 1018至 大约6. OX 1018cm_3的掺杂浓度以及从大约0. 1至1. 0 ii m的深度。
5.根据权利要求3所述的单块器件，其中所述第二电子器件的所述栅接触和漏接触被 电连接以形成阳极。
6.根据权利要求3所述的单块电子器件，其中所述共用氮化物外延结构包括氮化物沟道层；氮化物阻挡层，位于所述氮化物沟道层上，所述氮化物阻挡层具有高于所述氮化物沟 道层的带隙，其中所述氮化物阻挡层和所述氮化物沟道共用地在所述氮化物沟道层和所述 氮化物阻挡层之间的界面处弓I发二维电子气。
7.根据权利要求6所述的单块电子器件，还包括所述阻挡层上的高带隙层，以及所述 高带隙层上的氮化硅层。
8.根据权利要求7所述的单块电子器件，其中所述高导电n型区包括所述高带隙 层中的n型AlxGai_xN(01)的注入区，所述第二电子器件包括位于具有小于大约 lX1016cnT3的掺杂浓度的所述高导电n型区上的n型AlxGai_xN(0彡x彡1)层。
9.根据权利要求1所述的单块电子器件，其中所述第一电子器件包括高电子迁移率晶 体管。
10.根据权利要求9所述的单块电子器件，其中所述第二电子器件包括表面声波器件。
11.根据权利要求9所述的单块电子器件，其中所述第二电子器件包括二极管。
12.根据权利要求9所述的单块电子器件，其中所述第二电子器件包括场效应晶体管。
13.根据权利要求9所述的单块电子器件，其中所述第二电子器件包括MISHFET。2
14.一种单块电子器件，包括 氮化物外延结构，包括 氮化物沟道层；氮化物阻挡层，位于所述氮化物沟道层上，所述氮化物阻挡层具有高于所述氮化物沟 道层的带隙；所述氮化物阻挡层和所述氮化物沟道共用地在所述氮化物沟道层和所述氮化物阻挡 层之间的界面处引发二维电子气；第一和第二 n型注入区，位于所述阻挡层上，分别限定源区和漏区；第一栅电极，位于所述源区和所述漏区之间，所述第一栅电极限定第一晶体管器件；第三n型注入区，位于所述阻挡层上，限定注入高导电n型区；以及第二栅电极，位于所述注入高导电n型区上，所述第二栅电极限定第二晶体管器件。
15.一种形成单块电子器件的方法，包括 形成共用的氮化物外延层；在所述共用氮化物外延层上形成第一类型的氮化物器件，所述第一类型的氮化物器件 包括在所述共用氮化物外延层上的至少一个第一注入n型区，所述至少一个第一注入n型 区具有大于所述共用氮化物外延层的掺杂浓度的第一掺杂浓度；形成第二类型的氮化物器件，其不同于所述第一类型的氮化物器件，所述第二类型的 氮化物器件包括在所述共用氮化物外延层上的至少一个第二注入n型区，所述至少一个第 二注入n型区不同于所述至少一个第一注入n型区以及具有大于所述共用氮化物外延层的 掺杂浓度的第二掺杂浓度；在所述至少一个第一注入n型区上形成多个第一电接触，所述多个第一接触限定所述 第一类型的氮化物器件的第一电子器件；以及在所述至少一个第二 n型注入区上形成多个第二电接触，所述多个第二接触限定所述 第二类型的电子器件的第二电子器件。
16.根据权利要求15所述的方法，其中形成所述至少一个第一注入n型区包括注入用 于所述第一电子器件的源区和漏区，以及其中形成所述多个第一电接触包括在所述源区上 形成源接触，在所述漏区上形成漏接触，以及在所述源接触和所述漏接触之间形成栅接触。
17.根据权利要求16所述的方法，其中形成所述至少一个第二注入n型区包括注入高 导电n型区，以及其中形成所述多个第二电接触包括在高导电n型区上形成源接触和漏接 触以及在所述源接触和漏接触之间的栅接触。
18.根据权利要求17所述的方法，其中形成所述高导电n型区包括形成如下的高导电 n型区，其具有从大约5. OX 1018至大约6. OX 1018cm_3的掺杂浓度以及从大约0. 1至大约 1. OP m的深度。
19.根据权利要求16所述的方法，其中形成所述第二电子器件的所述栅接触和所述漏 接触包括形成所述栅接触和所述漏接触，以使得所述栅接触和所述漏接触电连接以形成阳 极。
20.根据权利要求19所述的方法，其中形成所述共用氮化物外延结构包括 形成氮化物沟道层；在所述氮化物沟道层上形成氮化物阻挡层，所述氮化物阻挡层具有高于所述氮化物沟道层的带隙，其中所述氮化物阻挡层和所述氮化物沟道共用地在所述氮化物沟道层和所述 氮化物阻挡层之间的界面处弓I发二维电子气。
21.根据权利要求20所述的方法，还包括在所述阻挡层上形成高带隙层以及在所述高 带隙层上形成氮化硅层。
22.根据权利要求21所述的方法，其中形成所述高导电n型区包括在所述高带隙层中 注入n型AlxGai_xN(0彡x彡1)区，所述方法还包括在具有小于大约1 X 1016cm_3的掺杂浓 度的所述高导电n型区上形成n型AlxGai_xN(0彡x彡1)层。
全文摘要
提供了包括共用氮化物外延层的单块电子器件。第一类型氮化物器件设置在共用氮化物外延层上，在共用氮化物外延层上包括至少一个第一注入n型区。该至少一个第一注入n型区具有大于共用氮化物外延层的掺杂浓度的第一掺杂浓度。不同于第一类型氮化物器件的第二类型氮化物器件包括至少一个第二注入n型区，设置在共用氮化物外延层上。该至少一个第二注入n型区不同于至少一个第一注入n型区以及具有大于共用氮化物外延层的掺杂浓度的第二掺杂浓度。多个第一电接触设置在至少一个第一注入n型区上。多个第一接触限定第一类型氮化物器件的第一电子器件。多个第二电接触设置在至少一个第二n型注入区上。多个第二接触限定第二类型电子器件的第二电子器件。还公开了相应的方法。
文档编号H01L21/8252GK101978489SQ200980109627
公开日2011年2月16日 申请日期2009年2月9日 优先权日2008年3月19日
发明者S·T·谢帕德 申请人:克里公司