半导体器件及其制造方法

专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法，更具体地说，涉及包括埋入式栅极的半导 体器件及其制造方法。
背景技术：
动态随机存取存储器(DRAM)包括多个单位单元(或单位晶胞，unit cell)，每个 单位单元包括电容器和晶体管。电容器用于在内部临时存储数据。晶体管利用半导体器件 的随着环境而改变的导电性，响应控制信号(例如，施加于字线的控制信号)而将数据从位 线传送至电容器。晶体管具有三个区域，包括栅极、源极和漏极，其中源极与漏极之间的电 荷响应施加于栅极的控制信号而移动。根据半导体器件的特性和操作，源极与漏极之间的 电荷通过沟道区来移动。当在半导体基板上形成普通晶体管时，在半导体基板上形成栅极，并且在栅极两 侧对半导体基板掺入杂质以形成源极和漏极。在该情况下，源极与漏极之间的栅极下方的 区域作为晶体管的沟道区。于是，在该情况下，沟道区水平地延伸，包括水平沟道区的晶体 管占据半导体基板的预定面积。由于半导体器件中所包括的带水平沟道区的晶体管数量巨 大，因此减小复杂半导体存储装置的总面积是困难的。在半导体存储器的制造过程中，提供其上形成有多个半导体器件的晶片。如果半 导体存储器的总面积减小，则能够从每个晶片获得的半导体存储器的数量会增大，从而提 高生产率。已经提出多种方法来减小半导体存储器的总面积。一种代表性的方法使用了凹 式栅极，在该方法中，在基板中形成凹陷部并且在凹陷部中形成栅极，从而弯曲的沟道区沿 着凹陷部的外表面延伸，如此代替了使用具有水平沟道区的传统平面栅极。另一种代表性 的方法是将整个栅极埋入到凹陷部中以形成埋入式栅极。在埋入式栅极结构的情况下，整个栅极埋在半导体基板的表面下方，因此可以保 证沟道长度和宽度。采用这种结构，与传统平面栅极相比，栅极(字线)与位线之间的寄生 电容可以减小约50%。然而，从包括单元区域和外围区域在内的整个结构的角度来看，当实现埋入式栅 极结构时，在单元区域的埋入式栅极与形成于外围区域中的栅极之间存在高度差，因此需 要一种补偿由这种高度差所产生的空间的方法。已经考虑了多种方法，例如，i) 一种方法 是使得与外围区域的栅极等高的单元区域的空间为空闲的或者不使用的。ii)另一种方法 是与形成外围区域的栅极的工序同时地形成单元区域的位线。然而，在上述方法i)中，为单元区域提供空闲的或不使用的空间，该方法具有如 下缺陷当存储节点触点插塞的高度增大时，应该在更深的位置处形成存储节点触点，从而 导致形成位线的难度增大。在上述方法ii)中，同时形成外围区域的栅极和单元区域的栅 极，该方法具有如下缺陷单元区域的位线电极与外围区域的栅电极由于通过同一工序形 成而由相同的材料形成，于是还会形成阻挡金属层，结果外围区域的栅极变得更高。相应 地，单元区域的寄生电容增大，这与形成埋入式栅极的初衷是背道而驰的。

发明内容
本发明的各种实施例包括基本上消除由现有技术中的局限性和缺陷所产生的一 个或多个问题的半导体器件及其制造方法。在本发明的一个实施例中，实现了如下半导体器件及其制造方法S卩，单元区域与 外围区域之间具有高度差，从而单元区域的埋入式栅极的高度与外围区域的栅极的高度相 同。采用该结构，可以容易地形成单元区域中的位线和存储节点触点，并且还可以减小寄生 电容。根据本发明的一个实施例，一种半导体器件包括单元区域和外围区域，所述单元 区域形成有埋入基板中的栅极，所述外围区域形成为与所述单元区域相邻，其中在所述单 元区域的表面与所述外围区域的表面之间产生阶高。结果，单元区域的埋入式栅极结构可 以形成为与外围区域的栅极的高度大致相等。 所述外围区域的表面可以形成于比所述单元区域的表面低的位置处。所述半导体器件还可以包括形成于所述单元区域的基板上的硬掩模层或连接插 塞层，从而所述硬掩模层或连接插塞层在所述单元区域与所述外围区域的之间形成厚度差。所述半导体器件还可以包括形成于所述单元区域的基板上的硬掩模层。所述硬掩 模层可以包括氧化物材料、氮化物材料、以及氧化物材料与氮化物材料的堆叠结构中之一。 结果，所述硬掩模层作为用于对所述外围区域进行蚀刻的蚀刻掩模。所述半导体器件还可以包括位于所述单元区域的有源区中的所述硬掩模层的下 部的连接插塞。结果，可以容易地蚀刻位线触点孔和存储节点触点孔。所述半导体器件还可以包括蚀刻至所述单元区域的基板和所述外围区域的基板 中预定深度的器件隔离层，所述外围区域的器件隔离层比所述单元区域的器件隔离层深。 不管单元区域与外围区域之间的阶高如何，可以容易地通过器件隔离层将有源区彼此绝 缘。所述半导体器件还可以包括在所述单元区域的栅极和所述外围区域的栅极上处 于相同高度的位线，从而可以减小寄生电容。所述半导体器件还可以包括形成于所述外围区域中的栅极，所述栅极包括多晶硅 层、栅极金属层和栅极硬掩模层，所述栅极硬掩模层包括如下结构(i)、(ii)、(iii)和(iv) 中之一在结构(i)中，沉积氮化物层并对其进行化学机械抛光(CMPAhemicalMechanical Polishing)处理；在结构(ii)中，依次沉积氮化物层和非晶碳层；在结构(iii)中，依次沉 积氮化物层和氧化物层并进行CMP处理；在结构(iv)中，依次沉积氮化物层和氧化物层并 进行CMP处理，然后对得到的氮化物层进行湿式蚀刻。所述半导体器件还可以包括轻度掺杂漏极(LDD，Lightly DopedDrain)区域，所 述LDD区域形成于与所述外围区域的栅极相邻的半导体基板中，并且包括低浓度源极漏 极离子注入区域和高浓度源极漏极离子注入区域，从而可以减轻短沟道效应(SCE，Short ChannelEffect)或热载子问题。根据本发明的另一个实施例，一种形成半导体器件的方法包括在外围区域的表 面与单元区域的表面之间形成阶高，并且在所述单元区域的基板中埋入栅极。结果，所述单元区域的埋入式栅极的高度与所述外围区域的栅极的高度相等。形成所述阶高的步骤可以包括将所述外围区域的基板蚀刻至预定深度，从而使 所述外围区域的基板形成于比所述单元区域的基板低的位置处。形成所述阶高的步骤可以包括在所述单元区域的基板的表面上沉积硬掩模层、 连接插塞层、或硬掩模层与连接插塞层的堆叠结构。所述硬掩模层可以包括氧化物材料、氮化物材料、以及氧化物材料与氮化物材料 的堆叠结构中之一。所述方法还可以包括在形成所述硬掩模层之前，在所述单元区域的基 板的上部形成连接插塞。结果，可以容易地蚀刻位线触点孔和存储节点触点孔。所述方法还可以包括在形成所述阶高之前，在所述单元区域的基板和所述外围 区域的基板中形成器件隔离层。形成所述器件隔离层的步骤可以包括将所述单元区域的器件隔离层蚀刻得比所 述外围区域的器件隔离层深。形成所述器件隔离层的步骤可以包括利用基于CxHYFz材料的干式蚀刻工序蚀刻 半导体基板，并因此形成沟槽。所述方法还可以包括在形成所述沟槽之后，在所述沟槽的表面上形成壁氧化 物层和衬氮化物层，并且形成绝缘层，所述绝缘层是处理并退火的旋涂层(SOC，Spin On Coating)、或者是处理的高密度等离子体化学气相沉积(HDPCVD，High Density Plasma ChemicalVapor Deposition)层，并且利用CMP工序将所述绝缘层的上部平坦化。结果，可 以容易地形成所述器件隔离层。所述方法还可以包括在形成所述器件隔离层之后，通过在包括所述单元区域和 所述外围区域的半导体基板中注入离子来形成N型阱和P型阱。所述方法还可以包括在形成所述阶高之后，对所述器件隔离层的表面进行退火处理。对所述器件隔离层的表面进行退火处理的步骤是在潮湿、干燥或自由基环境下执 行的。所述方法还可以包括形成在所述单元区域的栅极和所述外围区域的栅极上处于 相同高度的位线。所述方法还可以包括在所述单元区域的基板中埋入所述栅极之前或之后，在所 述外围区域的基板中形成栅极。在所述外围区域的基板中形成栅极的步骤可以包括在基板中形成多晶硅层、栅 极金属层和栅极硬掩模层，并且蚀刻所述栅极硬掩模层、所述栅极金属层和所述多晶硅层。所述方法还可以包括在蚀刻所述栅极硬掩模层、所述栅极金属层和所述多晶硅 层之后，将低浓度源极漏极离子注入所述半导体基板中，并且将高浓度源极漏极离子注入 所述半导体基板中。结果，可以减轻SCE或热载子问题。所述方法还可以包括在所述基板中形成所述栅极硬掩模层、所述栅极金属层和 所述多晶硅层之后，蚀刻和移除所述单元区域的多晶硅层，蚀刻和移除位于所述单元区域 与所述外围区域之间的边界处的多晶硅层。形成所述栅极硬掩模层的步骤可以包括如下操作(i)、(ii)、(iii)和(iv)中之 一在操作(i)中，沉积氮化物层并对其进行CMP处理；在操作(ii)中，依次沉积氮化物层和非晶碳层；在操作(iii)中，依次沉积氮化物层和氧化物层并进行CMP处理；在操作(iv) 中，依次沉积氮化物层和氧化物层并进行CMP处理，然后对得到的氮化物层进行湿式蚀刻。所述方法还可以包括不仅在不存在多晶硅层的单元区域中，而且在所述单元区 域与所述外围区域之间的边界处沉积氮化物层。所述方法还可以包括在沉积所述氮化物层之后，在所述单元区域中埋入栅极。


图Ia至Ij是示出根据本发明一个实施例的半导体器件的剖视图。图加至21是示出根据本发明一个实施例的半导体器件的剖视图。图3a至北是示出根据本发明另一个实施例的半导体器件的剖视图。
具体实施例方式现在将详细描述本发明的实施例，在附图中示出了本发明的几个实例。在所有附 图中尽可能地使用相同的附图标记来指代相同或相似的元件。下面将参考附图详细描述根 据本发明实施例的半导体器件及其制造方法。图Ia至Ij是示出根据本发明一个实施例的半导体器件的剖视图。参考图la，在包括单元区域和外围区域的半导体基板中形成分别限定有源区110 和210的器件隔离层120和220。在一个实施例中，形成器件隔离层120和220的工序可以 包括浅沟槽隔离(STI)工序，在该STI工序中，在基板中形成具有预定深度的沟槽，并且在 沟槽中沉积用于形成器件隔离层的材料。在该情况下，可以使用具有堆叠结构的硬掩模，在 该情况下，沉积用于使器件隔离层120或220的形成区域敞开/露出的氧化物层、以及氮化 物层，或者可以使用另一种硬掩模结构，例如由非晶碳层形成的硬掩模。另外，也可以在形 成沟槽的工序中使用例如干式蚀刻。根据本发明下面的实施例，在单元区域与外围区域之间会产生高度差。因此，优选 的是，由于该高度差，外围区域的器件隔离层220比单元区域的器件隔离层120更深。出于 该目的，在蚀刻沟槽以形成器件隔离层120或220的工序中使用产生大量聚合物副产品的 蚀刻气体(CXHyFZ)。在一个实施例中，在上述沟槽的表面上依次形成壁氧化物层(壁0X，未示出)和衬 氮化物层(未示出)。在一个实施例中，用于形成器件隔离层120或220的绝缘层是处理并 退火的旋涂层(SOC，SpinOn Coating)，或者是处理的HDPCVD层。然后，通过CMP工序将绝 缘层的上部平坦化，从而可以形成如图1所示的器件隔离层120和220。然后，在包括单元区域和外围区域的半导体基板中注入离子，从而形成N型阱和 P型阱(未示出)。勿庸置疑，也可以在产生如下所述并且如图Ib所示的电路部分的阶高 (step height)之后执行形成N型阱和P型阱的工序。在本发明中，一个区域的表面与另一 区域的表面之间的阶高是指一个区域的表面的高度大于另一区域的表面的高度，从而形成 台阶。参考图la，在包括器件隔离层120和220的半导体基板上沉积硬掩模层130。硬 掩模层130可以由氧化物层或氮化物层形成，或者由包括氧化物层和氮化物层的堆叠结构 形成，优选的是，硬掩模层130的厚度为大约1000A。
参考图lb，蚀刻硬掩模层130的外围区域，从而得到包括位于外围区域上方的开 口的硬掩模图案132。利用硬掩模图案132作为掩模蚀刻外围区域中的半导体基板，从而在 单元区域与外围区域之间产生高度差。在一个实施例中，当蚀刻外围区域中的半导体基板 时，硅材料(有源区210)和氧化物材料(器件隔离层220)同时被蚀刻。因此，优选的是， 使用在硅材料和氧化物材料之间基本上没有蚀刻选择率的蚀刻材料。尽管器件隔离层220 露出的区域被退火，但是因为退火区域的表面仍然是软的，因此退火效果在形成精细或致 密结构方面是不令人满意的。结果，优选的是，执行用于使这样的软结构致密化的附加退火 工序。在该情况下，可以在诸如潮湿、干燥和自由基环境等各种环境下执行退火工序。换句话说，在一个实施例中，在单元区域中形成硬掩模层，利用该硬掩模层蚀刻外 围区域中的半导体基板，从而在单元区域与外围区域之间产生阶高。参考图lc，依次沉积多晶硅层M2、栅极金属层244和氮化物层M6以形成外围区 域的栅极。在该情况下，优选的是，在栅极金属层244下方形成阻挡金属层(未示出)。作 为栅极硬掩模的氮化物层M6的示例性形成方法包括如下方法(i)至(iv)。在方法(i) 中，沉积氮化物层246并对其进行CMP处理。在方法(ii)中，依次沉积氮化物层和非晶碳 层。在方法(iii)中，依次沉积氮化物层和氧化物层并进行CMP处理。在方法(iv)中，依 次沉积氮化物层和氧化物层并进行CMP处理，然后对得到的氮化物层进行湿式蚀刻或类似 处理。参考图ld，形成仅仅覆盖外围区域的栅极区的掩模(未示出)，利用该掩模依次蚀 刻氮化物层对6、栅极金属层244和多晶硅层M2，从而形成栅极结构M0。参考图le，在位于外围区域的栅极结构240旁侧的半导体基板上形成LDD区域。 更具体地说，在半导体基板的位于栅极结构240旁侧的部分中注入低浓度源极漏极离子， 并且在栅极结构240的侧壁上形成由氧化物层或氮化物层形成的间隔物沈0。然后，在位于 栅极结构240旁侧的半导体基板中注入高浓度源极漏极离子，以形成LDD区域250。LDD区 域250可以减轻与普通源极/漏极结构相关的SCE或热载子问题。另外，在包括LDD区域 250在内的半导体基板的整个表面上形成薄的氮化物层沈5。参考图lf，在外围区域的整个表面上沉积层间绝缘层270，从而用层间绝缘层 270填充不存在栅极结构MO的空闲空间。在该情况下，层间绝缘层270可以由例如硼磷 硅玻璃(BPSG)、旋涂介电层(SOD, Spin On Dielectric)或高密度等离子体(HDP, High DensityPlasma)材料形成。参考图Ig和lh，在单元区域中形成埋入式栅极。尽管在参考图Ia至Ih所述的示 例性实施例中，描述的是先形成外围区域的栅极，然后形成单元区域的栅极，但是应该认识 到，如后面描述的实施例中所示，可以先形成单元区域的栅极，然后形成外围区域的栅极。 在该情况下，可以如图Ib所示形成半导体基板，如图Ic所示沉积外围区域的栅极材料，然 后在单元区域中形成埋入式栅极。参考图lg，在栅极结构240和层间绝缘层270形成于外围区域中的情况下形成沟 槽142，该沟槽142用于形成单元区域的埋入式栅极。可以在沟槽142的表面上形成栅极氧 化物层(未示出)。在一个实施例中，通过低温等离子工序形成栅极氧化物层，或者通过单 晶片式自由基氧化工序或干式氧化工序来形成栅极氧化物层，从而防止外围区域中包括的 元件的特性劣化。
在沟槽142的底部形成栅极金属层146。在一个实施例中，通过如下方法形成栅 极金属层146 利用例如化学气相沉积(CVD，Chemical Vapor Deposition)或原子层沉积 (ALD, Atomic LayerDeposition)工序沉积氮化钛(TiN)层或氮化钨(WN)层，然后进行CMP 处理或回蚀处理，从而使栅极金属层146凹陷至有源区110的上表面之下。参考图lh，在沟槽142内的栅极金属层146上形成覆盖绝缘层148。覆盖绝缘层 148可以由氮氧化硅(SiON)层、氮化物层、或氮化物层与氧化物层的组合形成。当在氧化环 境下执行后续热处理时，覆盖绝缘层148可以防止栅极金属层146被氧化或劣化。相应地， 形成埋入式栅极结构，该埋入式栅极结构包括硬掩模图案132、形成为从硬掩模图案的上表 面延伸至基板的沟槽、形成于沟槽中的栅极金属层146、以及填充沟槽的剩余部分的覆盖绝 缘层148。在埋入式栅极结构与如下基板表面之间形成阶高外围区域的栅极结构240形 成于该基板表面上。参考图li，在包括埋入式栅极的单元区域和包括栅极结构MO的外围区域上形成 层间绝缘层330。参考图lj，同时在单元区域和外围区域中形成用于将单元区域的单元与 位线硬掩模340连接起来的位线320，从而使得在单元区域和外围区域中具有大致相同的 高度(例如，位线硬掩模340的上表面在单元区域和外围区域中是共面的)。在同时形成位 线320和位线硬掩模340之前，在单元区域和外围区域中形成位线触点插塞310。在一个实 施例中，单元区域的位线触点插塞310可以由多晶硅形成，外围区域的位线触点插塞310可 以由金属层或堆叠结构形成，在该堆叠结构中，多晶硅层沉积在金属层上。在一个实施例中，用于形成单元区域的位线触点插塞310的工序包括首先形成 从层间绝缘层的上表面向内延伸的位线触点孔，然后在层间绝缘层的整个表面上沉积多晶 硅层从而填充位线触点孔。在形成于层间绝缘层330和位线触点孔上的多晶硅层上执行回 蚀工序，从而使得多晶硅层仅仅留在位线触点孔中，由此形成位线触点插塞310。然后，沉积 阻挡金属层和用于构成位线320的钨(W)材料，并且进行CMP处理。钨(W)材料可以通过 CVD或溅射工序沉积，从而降低位线的高度，进而减小寄生电容。从上述第一实施例可以看出，因为蚀刻外围区域中的半导体基板而在单元区域中 形成阶高。结果，单元区域的埋入式栅极结构可以具有与外围区域的栅极结构的高度大致 相同或至少相似的高度。因此，单元区域的位线的高度与外围区域的位线的高度非常相似， 从而可以容易地形成单元区域的位线和存储节点触点，并且可以减小寄生电容。图加至21示出根据本发明另一个实施例的半导体器件及其制造方法。在参考图 2a至21所示的实施例中，首先在单元区域的基板中形成连接插塞，并且在形成外围区域的 栅极之前形成单元区域的埋入式栅极。在第二实施例的附图中，为了简单起见，与第一实施 例的元件相同或相似的元件被省略。参考图2a，形成连接插塞层135，从而使其仅仅沉积在单元区域中的半导体基板 上。连接插塞层135是用于形成位线触点插塞和存储节点触点插塞的导电层，在一个实施 例中，连接插塞层135包含多晶硅材料。然后，在半导体基板中形成用于限定有源区110和210的器件隔离层120和220。 可以在形成连接插塞层135之前执行形成器件隔离层120和220的工序。然而，如果形成 连接插塞层135之后形成器件隔离层120或220，则连接插塞层135应该被分开，以便为各 个有源区110或210形成分开的连接插塞层。在一个实施例中，器件隔离层220的深度应该大于器件隔离层120的深度。可以按照与第一实施例相同的方式执行形成器件隔离层120 和220的工序。在单元区域的连接插塞层135上形成硬掩模层132，利用硬掩模层132蚀刻外围区 域中的半导体基板，从而在单元区域的上表面(例如有源表面)与外围区域的上表面(例 如有源表面)之间产生高度差(即阶高)。在该情况下，可以按照与上面参考图Ib所述相 同的方式蚀刻外围区域中的半导体基板和器件隔离层220。接下来，依次沉积多晶硅层对2、栅极金属层244和氮化物层M6以形成外围区域 的栅极。在一个实施例中，在栅极金属层244下方形成阻挡金属层(未示出)。可以按照与 上面参考图1所述相同的方式通过下述示例性方法(i)至(iv)形成图示的氮化物层M6。 在方法(i)中，沉积氮化物层246并对其进行CMP处理。在方法(ii)中，依次沉积氮化物 层和非晶碳层。在方法(iii)中，依次沉积氮化物层和氧化物层并进行CMP处理。在方法 (iv)中，依次沉积氮化物层和氧化物层并进行CMP处理，然后对得到的氮化物层进行湿式 蚀刻或类似处理。参考图2b，利用单元区域的栅极金属层244作为蚀刻阻挡层，例如通过CMP或回蚀 工序移除并平坦化氮化物层对6的上部。然后，如图2c所示，例如通过CMP工序平坦化或 蚀刻形成于单元区域中的栅极金属层对4，从而移除该栅极金属层M4。在该情况下，如图 2c所示，位于单元区域的栅极金属层下方的外围区域的栅极金属层M4留下来。参考图2d，蚀刻并移除在单元区域中的硬掩模层132上形成的多晶硅层M2。与 此同时，外围区域中的多晶硅层M2的一部分也被蚀刻并移除，外围区域中被移除的多晶 硅层M2的这一部分具有与单元区域中被移除的部分等高的上表面。参考图2e，蚀刻并移除位于单元区域与外围区域之间的边界处的多晶硅层242和 栅极金属层对4。参考图2f，在单元区域和外围区域中不存在多晶硅层M2的位置处的半 导体基板上方沉积氮化物层观0。上述移除位于单元区域与外围区域之间的边界处的多晶 硅层242并在多晶硅层242被移除的位置处形成氮化物层280的工序使得能够在将来容易 地图案化外围区域的栅极结构，并且增加了单元区域与外围区域之间的绝缘程度。参考图2g，在单元区域中形成多个埋入式栅极。更具体地说，在单元区域的栅极区 中形成预定深度的沟槽142，在沟槽142的表面上形成栅极氧化物层，在沟槽142中形成栅 极金属层146和覆盖绝缘层148。埋入式栅极的材料及其形成工序可以与上面参考图1所 述的相同。参考图2h，例如对单元区域中的氮化物层280和硬掩模层132进行干式蚀刻或湿 式蚀刻，从而从单元区域中移除氮化物层280和硬掩模层132并且使连接插塞层135露出。 同时，在诸如垫氧化物层或垫氮化物层等绝缘层形成于连接插塞层135上部或下部处的情 况下，连接插塞层135不会露出，而是随氮化物层280和硬掩模层132 —起被蚀刻并移除， 并且在蚀刻的位置再次埋入诸如多晶硅等连接插塞材料。此外，可以在将来蚀刻位线触点 孔和存储节点触点孔时执行上述移除和再次埋入连接插塞材料的工序。参考图2i，在具有埋入式栅极的半导体基板上形成掩模图案M8，该掩模图案248 覆盖单元区域中的整个表面以及外围区域中将要形成栅极结构参考图2j)的表面的 一部分。掩模图案248可以是例如光阻(photoresist，又称为光刻胶或光致抗蚀剂)图案 或硬掩模图案。
参考图2j，利用掩模图案248作为掩模依次蚀刻氮化物层M6、栅极金属层244和 多晶硅层M2，从而在外围区域中形成栅极结构M0，并且移除掩模图案M8。在该情况下， 氮化物层观0的一部分可以留在单元区域与外围区域之间的边界处。如上所述，由于存在 氮化物层观0，该边界处不存在用作导电层的多晶硅层，从而单元区域和外围区域彼此之间 绝缘。参考图2k，形成例如由氧化物层或氮化物层构成的间隔物沈0，以保护外围区域 中的栅极结构MO的旁侧。在一个实施例中，可以在外围区域中与栅极结构240相邻的半 导体基板中形成LDD区域250(参考图Ie)。可以按照与上面参考图1所述相同的方式形成 LDD 区域 250。参考图21，移除间隔物沈0的一部分，在外围区域中形成用于填充剩余空间的层 间绝缘层270，并且通过诸如CMP等预定工序平坦化外围区域。在该情况下，层间绝缘层270 可以由例如硼磷硅玻璃(BPSG)、旋涂介电层(SOD)或高密度等离子体(HDP)材料形成。相应地，对于参考图2所述的实施例，形成了埋入式栅极结构，该埋入式栅极结构 包括连接插塞层135、形成为从连接插塞层的上表面延伸至基板的沟槽、形成于沟槽中的栅 极金属层146、以及填充沟槽的剩余部分的覆盖绝缘层148。在埋入式栅极结构与如下基板 表面之间形成阶高外围区域的栅极结构240形成于该基板表面上。尽管在参考图2所述的示例性实施例中，描述的是先形成单元区域的栅极，然后 形成外围区域的栅极，但是应该认识到，可以先形成外围区域的栅极，然后形成单元区域的 栅极。在该情况下，可以在图2b至池所示的任何沉积状态下将外围区域的栅极材料图案 化，形成外围区域的栅极，并且最终在单元区域中形成埋入式栅极。然后，形成单元区域与外围区域上的层间绝缘层、位线触点插塞和位线的工序可 以与上面参考图1所述的工序相同。然而，因为预先在单元区域的埋入式栅极附近形成连 接插塞层135，因此当形成位线触点插塞或存储节点触点插塞时，只需要将触点孔蚀刻至与 连接插塞层135 —样高。因此，当形成位线触点插塞或存储节点触点插塞时，可以另外保证 蚀刻裕量。在第一实施例中，单元区域的埋入式栅极和外围区域的栅极结构形成为具有相同 的高度，并且单元区域和外围区域具有相同的位线高度，从而可以更容易地形成触点并减 小寄生电容，在第二实施例中也能实现上述效果。图3a至北示出根据本发明另一个实施例的半导体器件及其制造方法。图3a与 图加对应，图北与图21对应。在参考图3所述的实施例中，当在单元区域与外围区域之 间形成阶高时，形成高的连接插塞而不蚀刻基板。在图3a至北中，为了简单起见，与第一 实施例或第二实施例的元件相同或相似的元件被省略。参考图3a，形成连接插塞层135，从而使其仅仅沉积在单元区域中的半导体基板 上。与参考图2所述类似，连接插塞层135作为导电层，位线触点插塞和存储节点触点插塞 将形成于该导电层上。在一个实施例中，连接插塞层135包含多晶硅材料。图3a所示的连接插塞层135比图加所示的连接插塞层135厚。在一个实施例中， 连接插塞层135形成为具有与单元区域的埋入式栅极的厚度相同或相似的厚度，优选地， 连接插塞层135的的厚度为大约1000A。结果，上述第三实施例可以实现另外的效果即， 不需要为了在单元区域与外围区域之间形成阶高而蚀刻外围区域中的基板，因此可以简化半导体器件的制造工序。与参考图2所述的实施例相似，形成埋入式栅极结构，该埋入式栅 极结构包括连接插塞层135、形成为从连接插塞层的上表面延伸至基板的沟槽、形成于沟槽 中的栅极金属层146、以及填充沟槽的剩余部分的覆盖绝缘层148。后续工序可以与参考图1所示的实施例或图2所示的实施例所述的工序相同。结 果，如图北所示，单元区域的栅极在高度上可以与外围区域的栅极结构非常相似。因此，单 元区域的位线的高度与外围区域的位线的高度大致相同或者至少非常相似，从而可以在后 面容易地形成触点，并且还可以减小寄生电容。从上面的描述可以明显看出，根据本发明上述实施例的半导体器件及其制造方法 使得单元区域的埋入式栅极结构能够具有与外围区域的栅极相同的高度，可以容易地形成 单元区域的位线和存储节点触点，并且还可以减小寄生电容。本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行 的。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任 何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器(DRAM)或非易 失性存储器。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利 要求书的范围内。本申请要求2009年12月9日提交的韩国专利申请No. 10-2009-0121764的优先 权，该韩国专利申请的全部内容以引用的方式并入本文。
权利要求
1.一种半导体器件，包括单元区域，其包括埋入基板中的栅极；以及外围区域，其与所述单元区域相邻，其中，在所述单元区域的表面与所述外围区域的表面之间产生阶高。
2.根据权利要求1所述的半导体器件，其中，所述基板形成于所述单元区域和所述外围区域中，所述外围区域中的基板的上表面形 成于比所述单元区域中的基板的上表面低的位置处。
3.根据权利要求1所述的半导体器件，还包括形成于所述单元区域的基板上的硬掩模层或连接插塞层，所述基板形成于所述单元区 域和所述外围区域中，所述硬掩模层的上表面或所述连接插塞层的上表面形成于比所述外 围区域的上表面高的位置处。
4.根据权利要求1所述的半导体器件，其中，所述基板形成于所述单元区域和所述外围区域中，所述半导体器件还包括形成于所述 单元区域的基板上的硬掩模层，凹槽形成为从所述硬掩模层延伸至所述单元区域的基板， 埋入所述基板中的栅极形成于所述凹槽中，所述凹槽的上端位于比所述外围区域的基板的 上表面高的位置。
5.根据权利要求4所述的半导体器件，其中，所述硬掩模层包括氧化物材料、氮化物材料、或氧化物材料与氮化物材料的堆叠结构。
6.根据权利要求1所述的半导体器件，其中，所述基板形成于所述单元区域和所述外围区域中，所述半导体器件还包括形成于所述 单元区域的基板上的连接插塞层，凹槽形成为从所述连接插塞层延伸至所述单元区域的基 板，埋入所述基板中的栅极形成于所述凹槽中，所述凹槽的上端位于比所述外围区域的基 板的上表面高的位置。
7.根据权利要求1所述的半导体器件，其中，所述基板形成于所述单元区域和所述外围区域中，所述半导体器件还包括在所述单元 区域的基板和所述外围区域的基板中形成为预定厚度的器件隔离层，所述外围区域的器件 隔离层比所述单元区域的器件隔离层深。
8.根据权利要求1所述的半导体器件，还包括形成于所述单元区域和所述外围区域上的位线，从所述位线到所述单元区域的栅极结 构的距离大致等于从所述位线到所述外围区域的栅极结构的距离。
9.根据权利要求1所述的半导体器件，其中，所述基板形成于所述单元区域和所述外围区域中，所述半导体器件还包括在所述基板 上形成于所述外围区域中的栅极，形成于所述外围区域中的栅极包括多晶硅层、栅极金属 层和栅极硬掩模层，所述栅极金属层包括氮化物层、非晶碳层和氧化物层中的任何一者或多者。
10.根据权利要求9所述的半导体器件，还包括轻度掺杂漏极区域，其形成于与所述外围区域的栅极相邻的基板中，并且包括低浓度 源极漏极离子注入区域和高浓度源极漏极离子注入区域。
11.一种形成半导体器件的方法，包括在外围区域的表面与单元区域的表面之间形成阶高；以及 在所述单元区域的基板中埋入栅极。
12.根据权利要求11所述的方法，其中，形成所述阶高的步骤包括将所述外围区域的基板蚀刻至预定深度，从而使所述外围 区域的基板形成于比所述单元区域的基板低的位置处。
13.根据权利要求11所述的方法，其中，形成所述阶高的步骤包括在所述单元区域的基板的表面上沉积硬掩模层、连接插塞 层、或硬掩模层与连接插塞层的堆叠结构。
14.根据权利要求13所述的方法，其中，所述硬掩模层包括氧化物材料、氮化物材料、或氧化物材料与氮化物材料的堆叠结构。
15.根据权利要求11所述的方法，其中，形成所述阶高的步骤包括在所述单元区域的基板的上表面上形成连接插塞层，然后 在所述连接插塞层上形成硬掩模层。
16.根据权利要求11所述的方法，还包括在形成所述阶高之前，在所述单元区域的基板和所述外围区域的基板中形成器件隔离层。
17.根据权利要求16所述的方法，其中，所述单元区域的器件隔离层形成为比所述外围区域的器件隔离层深。
18.根据权利要求16所述的方法，其中，形成所述器件隔离层的步骤包括通过利用CxHyFz的干式蚀刻工序来蚀刻所述基板以 形成沟槽，并且利用所述器件隔离层填充所述沟槽。
19.根据权利要求16所述的方法，其中， 形成所述器件隔离层的步骤包括在所述基板中形成沟槽；在所述沟槽的表面上形成壁氧化物层和衬氮化物层；形成绝缘层，所述绝缘层是处理并退火的旋涂层、或者是处理的高密度等离子体化学 气相沉积层；以及利用化学机械抛光工序将所述绝缘层的上部平坦化。
20.根据权利要求16所述的方法，还包括在形成所述器件隔离层之后，通过在所述单元区域的基板和所述外围区域的基板中注 入离子来形成N型阱和P型阱。
21.根据权利要求16所述的方法，还包括 对所述器件隔离层的表面进行退火处理。
22.根据权利要求21所述的方法，还包括对所述器件隔离层的表面进行退火处理的步骤是在潮湿、干燥或自由基环境下执行的。
23.根据权利要求11所述的方法，还包括形成在所述单元区域的栅极和所述外围区域的栅极上处于相同高度的位线。
24.根据权利要求11所述的方法，还包括在所述单元区域的基板中埋入所述栅极之前或之后，在所述外围区域的基板中形成栅极。
25.根据权利要求M所述的方法，其中，在所述外围区域的基板中形成栅极的步骤包括在所述基板中形成多晶硅层、栅极金属层和栅极硬掩模层；以及蚀刻所述栅极硬掩模层、所述栅极金属层和所述多晶硅层。
26.根据权利要求25所述的方法，还包括在蚀刻所述栅极硬掩模层、所述栅极金属层和所述多晶硅层之后，将低浓度源极漏极 离子注入所述外围区域的基板中；在所述栅极的侧壁上形成间隔物；以及 将高浓度源极漏极离子注入所述外围区域的基板中。
27.根据权利要求25所述的方法，其中，所述多晶硅层、所述栅极金属层和所述栅极硬掩模层形成于所述外围区域的基板和所 述单元区域的基板上， 所述方法还包括在所述基板中形成所述栅极硬掩模层、所述栅极金属层和所述多晶硅层之后，蚀刻和 移除所述单元区域的多晶硅层；以及蚀刻和移除位于所述单元区域与所述外围区域之间的边界处的多晶硅层。
28.根据权利要求25所述的方法，其中，形成所述栅极硬掩模层的步骤包括如下步骤(i)、(ii)、(iii)和(iv)中之一 在步骤(i)中，在所述栅极金属层上沉积氮化物层并对所述氮化物层进行化学机械抛 光处理；在步骤(ii)中，在所述栅极金属层上依次沉积氮化物层和非晶碳层； 在步骤(iii)中，依次沉积氮化物层和氧化物层并对所述氮化物层和所述氧化物层进 行化学机械抛光处理；在步骤(iv)中，在所述栅极金属层上依次沉积氮化物层和氧化物层并对所述氮化物 层和所述氧化物层进行化学机械抛光处理，然后对得到的氮化物层进行湿式蚀刻。
29.根据权利要求27所述的方法，还包括在所述单元区域中以及移除了所述多晶硅层的所述单元区域与所述外围区域之间的 边界处沉积氮化物层。
30.根据权利要求四所述的方法，其中，在所述单元区域的基板中埋入栅极的步骤是在沉积所述氮化物层之后执行的。
31.一种具有单元区域和外围区域的半导体器件，所述半导体器件包括 基板，其形成于所述单元区域和所述外围区域中；埋入式栅极结构，其形成于所述单元区域中的基板上，并且包括从所述埋入式栅极结 构的上表面延伸的沟槽，所述沟槽的内部至少被形成于其中的埋入式栅极填充；以及 栅极结构，其形成于所述外围区域中的基板上；其中，在所述埋入式栅极结构的上表面与形成有所述栅极结构的基板表面之间形成阶高。
32.根据权利要求31所述的半导体器件，其中， 所述埋入式栅极结构还包括硬掩模层，其形成于所述单元区域中的基板上； 所述沟槽，其从所述硬掩模层的上表面延伸至所述基板内；以及 覆盖绝缘层，其填充所述沟槽。
33.根据权利要求31所述的半导体器件，其中， 所述埋入式栅极结构还包括连接插塞层，其形成于所述单元区域中的基板上；所述沟槽，其从所述连接插塞层的上表面延伸至所述基板内；以及覆盖绝缘层，其填充所述沟槽。
34.根据权利要求31所述的半导体器件，其中，形成于所述外围区域中的基板的上表面在比形成于所述单元区域中的基板的上表面 低的位置处形成。
全文摘要
本发明公开一种半导体器件及其制造方法，其中，在单元区域与外围区域之间形成有高度差，使得单元区域的埋入式栅极结构的高度与外围区域的栅极的高度大致相同，从而可以更容易地形成单元区域中的位线和存储节点触点，并且可以减小寄生电容。所述半导体器件包括单元区域和外围区域，所述单元区域包括埋入基板中的栅极，所述外围区域与所述单元区域相邻，在所述单元区域的表面与所述外围区域的表面之间产生阶高。
文档编号H01L27/108GK102097435SQ20101010328
公开日2011年6月15日 申请日期2010年1月27日 优先权日2009年12月9日
发明者朴正勋, 金东锡 申请人:海力士半导体有限公司