专利名称：用于FinFET的ESD保护的制作方法
技术领域：
本发明总的来说涉及一种用于静电放电(ESD)保护的电路，尤其涉及一种用于 在充电器件模式(CDM)放电期间半导体芯片中的鳍状场效应晶体管(FinFET)的跨域 (cross-domain)保护的电路。
背景技术：
随着半导体技术尺寸的降低，鳍状场效应晶体管(FinFET)更加频繁地用于半导 体技术。不幸的是，由于FinFET的信道宽度相对较小，FinFET通常更加容易经受由静电放 电(ESD)事件所导致的设备故障。从而，需要一种解决该问题的解决方案。由于其物理结构，FinFET被认为是三维晶体管。FinFET的有源区(漏极、沟道和 源极)从FinFET所在的半导体衬底的表面伸出，非常像矩形盒。此外，栅极结构通常在三 个侧面但有时在两个侧面上围绕沟道。由于当与类似尺寸的器件相比时FinFET具有相对更高的驱动电流以及由于 FinFET防止短沟道效应的普通能力，FinFET在更小的技术中具有优势。由于栅极围绕沟 道使得增加了沟道的有效宽度，所以FinFET通常具有增加的驱动电流。增加的沟道宽度允 许更大的驱动电流。此外，通过使栅极围绕沟道，栅极可以更容易地抑制通过沟道的泄漏电 流，由此降低短沟道效应。FinFET的优势使其被用于更小的技术，尤其是32nm以下，但用于更小尺寸的折中 已经导致在ESD事件期间对FinFET的故障增加的敏感性。FinFET的有源区宽度远远小于 对应技术尺寸的另一器件。当ESD事件发生时，更小的宽度导致FinFET中电流密度的增加。 例如，与平面体MOSFET的约2mA/ μ m或平面SOI MOSFET的约1. 4mA/ μ m相比，FinFET在 器件故障发生之前通常具有0. ImA/μ m的最大值。电流密度的增加会导致电介质栅极氧化 物在有源区和栅极之间出现击穿，导致栅极和有源区之间的短路。从而，FinFET可能会完 全故障。ESD事件通常被划分为三种不同的模式人体模式(HBM)、机器模式(MM)和充电器 件模式(CDM)。在HBM下，通常人将使电荷存储在他和她身上。然后，人将触摸半导体封装 上的管脚，使得所存储的电荷释放到半导体芯片。理想地，芯片中的电路将引导电流远离芯 片上的内部器件并且使电流泄漏至地。HBM通常为三种模式中的最小电压幅度，但是通常持 续时间最长。类似于HBM，在MM下，通常被认为是金属机器的机器将使电荷存储在其上。机 器将与半导体封装的管脚接触来释放存储的电荷。再次，内部电路应该引导电流远离芯片 中的组件并使其引导至地。匪的电压幅度和持续时间通常在HBM和CDM之间。在CDM下， 电荷将积累在芯片本身上。芯片的内部电路尝试使电流引导至一些电源总线，使得电流随 后被引导远离芯片的其他内部器件并流出到封装上的管脚。CDM通常具有最高的电压幅度 以及最短的放电持续时间。在此期间，当由于在ESD事件期间的高电压幅度放电而导致FinFET易于器件故障 时，CDM放电。从而，在现有技术中需要一种在CDM ESD事件期间保护FinFET的器件。
发明内容
通过本发明的实施例，通常解决或避免了这些和其他问题，并且通常实现了技术优点。根据本发明的一个实施例，半导体器件包括收发器电路，包括鳍状场效应晶体管 (FinFET)和第一接地总线；接收器电路，包括FinFET和第二接地总线；以及传输总线，电连 接接收器电路和收发器电路。接收器电路和收发器电路均进一步包括静电放电(ESD)保护 电路，静电放电保护电路包括电连接至传输总线的平面晶体管。根据本发明的另一实施例，半导体器件包括传输总线、收发器、和接收器。收发器 包括第一电源总线、第一接地总线、包括电连接至传输总线的FinFET的收发器运算电路以 及包括平面晶体管的收发器ESD保护电路，其中，第一平面晶体管电连接传输总线和第一 电源总线，以及第二平面晶体管电连接传输总线电连接和第一接地总线。接收器包括第二 电源总线、第二接地总线、包括电连接至传输总线的FinFET的接收器运算电路以及包括平 面晶体管的接收器ESD保护电路，其中，第三平面晶体管电连接传输总线和第二电源总线， 并且第四平面晶体管电连接传输总线和第二接地总线。根据本发明的另一实施例，用于形成半导体器件的方法包括在第一电源总线和 第一接地总线之间电连接收发器运算电路；在第二电源总线和第二接地总线之间电连接接 收器运算电路；在收发器运算电路和接收器运算电路之间电连接传输总线；提供第一静电 放电(ESD)保护电路；提供第二 ESD保护电路；以及提供外部接触，以释放通过静电放电事 件产生的电流。外部接触连接至总线(第一电源总线、第一接地总线、第二电源总线或第二 接地总线)。收发器运算电路和接收器运算电路均包括一个或多个鳍状场效应晶体管。第 一 ESD保护电路电连接至第一电源总线、第一接地总线以及传输总线。第二 ESD保护电路 电连接至第二电源总线、第二接地总线以及传输总线。第一 ESD保护电路和第二 ESD保护 电路均包括一个或多个平面晶体管。本发明实施例的优点在于与FinFET的有源区相比，平面晶体管的有源区的鲁棒 性使得更大的电流绕过半导体芯片上的FinFET。从而，减少较小技术中使用的FinFET由于 ESD事件而故障的可能性。
为了更好地理解本发明及其优点，现在结合附图进行以下描述作为参考，其中图1是根据本发明实施例的具有跨域ESD保护的收发器和接收器电路。
具体实施例方式以下将详细描述本发明的制造和使用。然而，应该想到，本发明提供了可以在多种 特定环境中具体化的多种可应用发明思想。所述的特定实施例仅是制造和使用本发明的特 定方式，不限制本发明的范围。以下将关于特定环境中的实施例描述本发明，即，用于CDM ESD事件中FinFET的 跨域保护的电路。然而，本发明还可以应用于其他晶体管器件和其他ESD事件，而不限于 此。
在使用FinFET变得普遍之前，对半导体芯片上的收发器电路的ESD跨域保护被认 为是不可能的，这是因为器件的有源区足够抵挡由ESD事件产生的电流；ESD保护仅设置在 接收器电路上，以保护晶体管栅极氧化物。然而，如上所述，收发器电路中的FinFET有源区 通常不能抵挡CDM ESD事件产生的电流。这导致收发器电路中的FinFET的故障。图1示出了根据本发明实施例的均具有跨域ESD保护的收发器电路10和接收器电路50。收发器电路10包括第一电压源VDDl总线12和外部接触14、第一接地VSSl总线 18和外部接触20、以及连接于VDDl总线12和VSSl总线18之间的电源钳位16。反相器连 接至收发器电路10内并且在VDDl总线12和VSSl总线18之间的其他运算电路(未示出)。 反相器包括PMOS FinFET 22和NMOS FinFET 24。PMOS FinFET 22的源极连接至VDDl总线 12，而 NMOS FinFET 24 的源极连接至 VSSl 总线 18。PMOSFinFET 22 禾口 NMOS FinFET 24 的 栅极连接至收发器电路10中的其他运算电路(未示出)。PMOS FinFET 22和NMOS FinFET 24的漏极连接在一起并连接至传输总线40。收发器电路10还包括CDM保护机制，其包括 平面PM0SFET 26和平面NM0SFET 28。平面PM0SFET 26的源极连接至VDDl总线12，以及 平面PM0SFET 26的栅极通过电阻器30连接至VDDl总线12。平面NM0SFET 28的源极连接 至VSSl总线18，以及平面NM0SFET28的栅极通过电阻器32连接至VSSl总线18。接收器电路50包括第二电压源VDD2总线52和外部接触54、第二接地VSS2总 线58和外部接触60、以及连接于VDD2总线52和VSS2总线58之间的电源钳位(power clamp)。反相器连接至接收器电路50内并且在VDD2总线52和VSS2总线58之间的其他 运算电路(未示出)。反相器包括 PMOS FinFET 62 禾口 NMOS FinFET 64。PMOS FinFET 62 的源极连接至VDD2总线52，而NMOS FinFET 64的源极连接至VSS2总线58。PMOSFinFET 62和匪OS FinFET 64的栅极连接至与传输总线40连接的电阻器74。PMOS FinFET 62禾口 NMOS FinFET 64的漏极连接在一起并连接至接收器电路50中的其他运算电路(未示出)。 接收器电路50还包括CDM保护机制，其包括平面PM0SFET 66和平面NM0SFET 68。平面 PM0SFET 66的源极连接至VDD2总线52，以及平面PM0SFET 66的栅极通过电阻器70连接 至VDD2总线52。平面NM0SFET 58的源极连接至VSS2总线58，以及平面NM0SFET 58的栅 极通过电阻器72连接至VSS2总线58。VSSl总线18和VSS2总线58通过交叉连接二极管而连接。二极管42具有连接至 VSSl总线18的阳极和连接至VSS2总线58的阴极。相反地，二极管44具有连接至VSS2总 线58的阳极和连接至VSSl总线18的阴极。本领域技术人员将认识到，图1中的电路通常设置在容纳在封装中的半导体管芯 上。外部接触14、20、54和60可以表示半导体管芯和/或封装的接触焊盘，例如，触发器组 件中的凸点焊盘或丝焊组件中的丝焊焊盘。这些外部接触14、20、54和60通常通过不同的 互连结构电连接至封装上的多种外部封装管脚。芯片可以被设计为使得在ESD事件期间放电的电荷通过芯片封装上的任何管脚 而释放，但是关于图1，VDDl外部接触14被假设连接至使ESD电荷泄漏的封装管脚。在其 他实施例中，其他外部接触20、54和60连接至封装管脚，以使ESD电荷泄漏。在这些其他 实施例中，本领域技术人员将认识到，以下将描述ESD事件期间电流和不同组件的操作的 差异。此外，虽然没有如此限制，但是关于图1讨论的ESD保护被特别应用于跨域保护。因 此，关于图1，仅讨论跨域保护，使得电荷被假设来自接收器电路50。
假设正CDM ESD事件源于VDD2总线52上或附近，平面PM0SFET 26和66将进行操 作以使由ESD事件导致的一些电流通过VDDl总线12和外部接触14泄漏出去。当高正电压 突然在VDD2总线52上放电时，平面PM0SFET 66将进入跳回(snap-back)模式，或雪崩击 穿，引起通过平面PM0SFET 66的近似短路。电流将从VDD2总线52穿过，通过PM0SFET66， 通过电阻器74，并到达传输总线40。从而，传输总线40将处于高电压，使得平面PM0SFET 26在饱和模式下操作，以引导电流到VDDl总线12并输出到VDDl外部接触14。通过平面 PM0SFET 26和66以及电阻器74的电流导致VDDl总线12和VDD2总线52之间的压降，VDD2 总线处于明显更高的电压处。由于VDD2总线52处于更高电压，所以电源钳位56将进行操 作以将电流引导至VSS2总线58。该电流朝向二极管44偏置，以将电流引导至VSSl总线 18。这将导致VSSl总线18处于比VDDl总线12更高的电压，并且将导致电源钳位16操作 以将电流引导至VDDl总线12。从而，平面PM0SFET 26和66防止了由ESD事件导致的大多 数电流流过接收器电路50或收发器电路10中的任何FinFET。假设负CDM ESD事件源于VDD2总线52上或附近，除了电流反向流动以及平面PM0SFET 26和66操作模式被切换之外，电路类似于正CDMESD事件进行操作。当负ESD事 件发生时，平面PM0SFET 66饱和，并且平面PM0SFET 26处于跳回模式。电流将从VDDl外 部接触14流到VDDl总线12，通过平面PM0SFET 26到传输总线40，通过电阻器74和平面 PM0SFET 66到VDD2总线52。再次，压降发生在VDDl总线12和VDD2总线52之间，使电源 钳位16和56操作并引导电流通过电源钳位16、VSSl总线18、前向偏置的二极管42、VSS2 总线58以及电源钳位56，至VDD2总线52上的ESD放电。再次，防止电流流过FinFET。假设正CDM ESD事件源于VSS2总线58上或附近，平面NM0SFET 68和平面PM0SFET 26将进行操作，以使由ESD事件导致的一些电流通过VDDl总线12和外部接触14泄漏出 去。当在VSS2总线58上释放高正电压时，平面NM0SFET 68将在饱和模式下操作。电流将 从VSS2总线58流过平面NM0SFET 68，流过电阻器74，并且到传输总线40。从而，传输总 线40将处于高电压，使得平面PM0SFET 26在饱和模式下操作，以将电流引导至VDDl总线 12并引导至VDD 1外部接触14。此外，第二电流路径将产生。电流还将从VSS2总线通过 前向偏置二极管44流到VSSl总线18。然后，VSSl总线18处于比VDDl总线12更高的电 压，使得电源钳位16进行操作以将电流引导至VDDl总线12并引导出外部接触14。再次， 防止电流流过FinFET。假设负CDM ESD事件源于VSS2总线58上或附近，除电流在相反方向上流动并且 平面PM0SFET 26和平面NM0SFET 68操作模式被切换之外，电路类似于正CDM ESD事件进 行操作。当负ESD事件发生时，平面NM0SFET 68和平面PM0SFET 26处于跳回模式。电流 从VDDl外部接触14流到VDDl总线12，通过平面PM0SFET26到传输总线40，通过电阻器74 和平面NM0SFET 58到VSS2总线58。再次，第二电流路径将产生。电流还从VSSl总线18 通过前向偏置二极管42流到VSS2总线。然后，VSSl总线18处于远远低于VDDl总线12的 电压，使得电源钳位16进行操作以从VDDl总线12和外部接触14引导电流。再次，防止电 流流过FinFET。图1中表示的实施例简化了如何保护半导体芯片上的FinFET。与FinFET的有源 区相比，平面MOSFET的有源区的鲁棒性允许更多电流绕过半导体芯片上的FinFET。在32nm 技术和更小的技术中，该实施例特别有用。从而，减小了在这些技术中使用的FinFET由于ESD事件而故障的可能性。
虽然已经详细地描述了本发明及其优点，但应该明白，在不脱离所附权利要求限 定的本发明的精神和范围的情况下，可作出多种改变、替换和更改。而且，本发明的范围不 旨在限于说明书中描述的处理、机器、制造、事物、手段、方法和步骤的具体实施例。本领域 技术人员根据本发明的公开内容、现有或后来开发的处理、机器、制造和物质、装置、方法或 步骤的组合想到，可根据本发明利用执行基本与本文描述的对应实施例相同的功能或基本 实现与其相同的结果。因此，所附权利要求包括在这样的处理、机器、制造和物质、装置、方 法或步骤的组合的范围内。
权利要求
一种半导体器件，包括收发器电路，包括鳍状场效应晶体管(FinFET)和第一接地总线；接收器电路，包括FinFET和第二接地总线；以及传输总线，电连接所述接收器电路和所述收发器电路，其中，所述接收器电路和所述收发器电路均进一步包括静电放电保护电路，所述静电放电保护电路包括电连接至所述传输总线的平面晶体管。
2.根据权利要求1所述的半导体器件，其中，所述接收器电路的所述平面晶体管包括 平面PMOS晶体管和平面NMOS晶体管。
3.根据权利要求2所述的半导体器件，其中，所述平面PMOS晶体管具有均电连接至第 一电源总线的源极和栅极以及电连接至所述传输总线的漏极，以及所述平面NMOS晶体管 具有均电连接至所述第一接地总线的源极和栅极以及电连接至所述传输总线的漏极。
4.根据权利要求3所述的半导体器件，其中，第一电阻器被插入在所述第一电源总线 和所述平面PMOS晶体管的栅极之间，以及第二电阻器被插入在所述第一接地总线和所述 平面NMOS晶体管的栅极之间，其中，电源钳位电连接所述第一电源总线和所述第一接地总线。
5.根据权利要求1所述的半导体器件，其中，所述接收器电路的平面晶体管包括平面 PMOS晶体管和平面NMOS晶体管。
6.根据权利要求5所述的半导体器件，其中，所述平面PMOS晶体管具有均电连接至第 二电源总线的源极和栅极以及电连接至所述传输总线的漏极，以及所述平面NMOS晶体管 具有均电连接至所述第二接地总线的源极和栅极以及电连接至所述传输总线的漏极。
7.根据权利要求6所述的半导体器件，其中，第一电阻器被插入在所述第二电源总线 和所述平面PMOS晶体管的栅极之间，以及第二电阻器被插入在所述第二接地总线和所述 平面NMOS晶体管的栅极之间，其中，电源钳位电连接所述第二电源总线和所述第二接地总线。
8.根据权利要求1所述的半导体器件，其中，至少两个二极管电交叉连接所述第一接 地总线和所述第二接地总线。
9.一种半导体器件，包括 传输总线；收发器，包括 第一电源总线； 第一接地总线；收发器运算电路，包括电连接至所述传输总线的鳍状场效应晶体管； 收发器静电放电保护电路，包括平面晶体管，其中，第一平面晶体管将所述传输总线电 连接至所述第一电源总线，以及第二平面晶体管将所述传输总线电连接至所述第一接地总 线. 接收器，包括 第二电源总线； 第二接地总线；接收器运算电路，包括电连接至所述传输总线的鳍状场效应晶体管；以及接收器静电放电保护电路，包括平面晶体管，其中，第三平面晶体管将所述传输总线电 连接至所述第二电源总线，以及第四平面晶体管将所述传输总线电连接至所述第二接地总 线。
10.根据权利要求9所述的半导体器件，还包括第一电源钳位，将所述第一电源总线电连接至所述第一接地总线；以及 第二电源钳位，将所述第二电源总线电连接至所述第二接地总线。
11.根据权利要求9所述的半导体器件，其中，交叉连接的二极管将所述第一接地总线 电连接至所述第二接地总线。
12.根据权利要求9所述的半导体器件，其中，所述第一平面晶体管包括第一平面PMOS 晶体管，所述第二平面晶体管包括第二平面NMOS晶体管，所述第三平面晶体管包括第三平 面PMOS晶体管，以及所述第四平面晶体管包括第四平面NMOS晶体管，其中，所述第一平面PMOS晶体管的栅极和源极电连接至所述第一电源总线，所述第一 平面PMOS晶体管的漏极和所述第二平面PMOS晶体管的漏极电连接至所述传输总线，以及 所述第二平面NOMS晶体管的栅极和源极电连接至所述第一接地总线，以及其中，所述第三 平面PMOS晶体管的栅极和源极电连接至所述第二电源总线，所述第三平面PMOS晶体管的 漏极和所述第四平面NMOS晶体管的漏极电连接至所述传输总线，以及所述第四平面NMOS 晶体管的栅极和源极电连接至所述第二接地总线。
13.一种用于形成半导体器件的方法，所述方法包括在第一电源总线和第一接地总线之间电连接收发器运算电路，其中，所述收发器运算 电路包括一个或多个鳍状场效应晶体管；在第二电源总线和第二接地总线之间电连接接收器，其中，所述接收器运算电路包括 一个或多个鳍状场效应晶体管；在所述收发器运算电路和所述接收器运算电路之间电连接传输总线； 提供电连接至所述第一电源总线、第一接地总线和所述传输总线的第一静电放电 (ESD)保护电路，其中，所述第一 ESD保护电路包括一个或多个平面晶体管；提供电连接至所述第二电源总线、所述第二接地总线和所述传输总线的第二 ESD保护 电路，其中，所述第二 ESD保护电路包括一个或多个平面晶体管；以及提供外部接触以释放由静电放电事件产生的电流，所述外部接触电连接至总线，其中， 所述总线是所述第一电源总线、所述第一接地总线、所述第二电源总线或所述第二接地总 线。
14.根据权利要求13所述的方法，还包括在所述第一电源总线和所述第一接地总线之间电连接第一电源钳位； 在所述第二电源总线和所述第二接地总线之间电连接第二电源钳位；以及 在所述第一接地总线和所述第二接地总线之间电连接交叉连接的二极管。
15.根据权利要求13所述的方法，其中，所述第一ESD保护电路的所述一个或多个平面 晶体管包括将所述第一电源总线电连接至所述传输总线的第一平面PMOS晶体管和将所述 传输总线电连接至所述第一接地总线的第二平面NMOS晶体管，以及其中，所述第二 ESD保 护电路的所述一个或多个平面晶体管包括将所述第二电源总线电连接至所述传输总线的 第三平面PMOS晶体管和将所述传输总线电连接至所述第二接地总线的第四平面NMOS晶体管，其中，所述第一平面PMOS晶体管的源极和栅极电连接至所述第一电源总线，所述第一平面PMOS晶体管的漏极和所述第二平面PMOS晶体管的漏极电连接至所述传输总线，以及 所述第二平面NMOS晶体管的源极和栅极电连接至所述第一接地总线，以及其中，所述第三 平面PMOS晶体管的源极和栅极电连接至所述第二电源总线，所述第三平面PMOS晶体管的 漏极和所述第四平面NMOS晶体管的漏极电连接至所述传输总线，以及所述第四平面NMOS 晶体管的源极和栅极电连接至所述第二接地总线。
全文摘要
本发明公开了用于FinFET的ESD保护。一个实施例是半导体器件，包括接收器电路，包括鳍状场效应晶体管(FinFET)；收发器电路，包括FinFET；以及传输总线，电连接接收器电路和收发器电路，其中，接收器电路和收发器电路均进一步包括静电放电保护电路，静电放电保护电路包括电连接至传输总线的平面晶体管。其他实施例可以进一步包括电连接第一电源总线和第一接地总线的电源钳位、电连接第二电源总线和第二接地总线的电源钳位或者电交叉连接第一接地总线和第二接地总线的至少两个二极管。此外，收发器电路和接收器电路的平面晶体管均可以包括平面PMOS晶体管和平面NMOS晶体管。
文档编号H01L23/60GK101814525SQ201010106330
公开日2010年8月25日 申请日期2010年1月28日 优先权日2009年2月19日
发明者娄经雄, 李介文 申请人:台湾积体电路制造股份有限公司