绝缘栅型半导体装置的制作方法

专利名称：绝缘栅型半导体装置的制作方法
技术领域：
本发明涉及一种绝缘栅型半导体装置，特别涉及可以减小未配置晶体管单元的无
效区域且增大元件区域的面积的绝缘栅型半导体装置。
背景技术：
在绝缘栅型半导体装置中，在基板的一主面设置源极电极层、栅极电极层，并在源
极电极层及栅极电极层分别固定例如突起电极或接合线等外部连接装置。 另外，也已知有为了降低在电极部的电阻而将基板表面的电极形成为两层结构的
绝缘栅型半导体装置。 参照图10，以M0SFET为例说明现有的具有两层电极结构的绝缘栅型半导体装置 200。图10是剖面图。在元件区域220构成有M0SFET的晶体管单元(以下称为单元)225。 单元225在n+半导体硅基板201上设置n_型外延层202而作为漏极区域，并形
成于在其表面设置的P型沟道层204。沟槽208贯通沟道层204而设置，在沟槽208内壁设
置栅极氧化膜211。栅极电极213埋设于沟槽208中，并利用由多晶硅的图案形成的连结部
(在此未图示)与第一栅极电极层218连接，进而与保护二极管Di连接。 源极区域215是在与沟槽208邻接的沟道层204表面注入n+型杂质的扩散区域。
另外，在邻接的源极区域215之间的沟道层204表面，设有作为p+型杂质的扩散区域的体
区域214。在栅极电极213上设有层间绝缘膜216，经由层间绝缘膜216之间的接触孔，第
一源极电极层217与源极区域215和体区域214接触。 第一栅极电极层218配置于保护二极管Di上，并与保护二极管Di的一端连接。保 护二极管Di的一端与栅极电极213连接，保护二极管Di的另一端与第一源极电极层217 连接。 第一源极电极层217覆盖元件区域220上的整个面而设置，并与单元225的源极 区域215和体区域214连接。另外，第一栅极电极层218设于元件区域220外的基板表面 上方。 为了降低在电极部的电阻，经由在第一源极电极层217上局部设置的例如氮化膜 221，设置有与第一源极电极层217接触的第二源极电极层227，并经由在第一栅极电极层 218上局部设置的氮化膜221，形成有与第一栅极电极层218接触的第二栅极电极层228。
在第二源极电极层227、第二栅极电极层228上，设有成为芯片的最表面的氮化膜 223，在该氮化膜223设有开口部。自开口部露出的第二栅极电极层228的一部分及第二源 极电极层227的一部分，分别成为外部连接装置的固定区域(以下称为栅极焊盘部228p、源 极焊盘部227p)。氮化膜221被设置于栅极焊盘部228p、源极焊盘部227p下方，缓和引线 接合时的冲击(例如参照专利文献1)。 图11是表示以往的半导体芯片210的一例的平面图。另外，在此作为一例，表示如 下的半导体芯片，即作为外部连接装置而使用突起电极且在安装基板进行倒装片安装。另
3外，半导体芯片例示共用漏极区域且在一个基板(芯片)上集成两个MOSFET的元件区域的 情况(以下称为共用漏极型MOSFET)。另外，与图10相同的构成要素由同一附图标记表示。
共用漏极型M0SFET210在基板(芯片)的一主面设有两个栅极焊盘部228p、 228p'以及两个源极焊盘部227p、227p'，在这些焊盘部上，作为外部连接装置，分别设有 栅极突起电极238、238'以及源极突起电极237、237'。电流自一个源极突起电极237通 过共用的漏极区域，并流动至另一个源极突起电极237'。 另外，在栅极焊盘部228p下方，与其重叠而设有比其小的保护二极管Di。保护二 极管Di的一端与第一栅极电极层218连接，另一端与第一源极电极层217连接(参照图 10)。第一栅极电极层218 —直延伸至在基板周围配置的栅极引出电极218w，进而，与栅极 电极(未图示)连接。 专利文献1 :日本特开2007-42817号公报 如图10、图11 (B)所示，在栅极焊盘部228p下方，设有与其重叠且接触的第一栅极 电极层218，在其下方通常配置有栅极-源极间的保护二极管Di。栅极焊盘部228p、第一栅 极电极层218及保护二极管Di重叠，保护二极管Di相比栅极焊盘部228p以更小的面积设 置(图11)。 保护二极管Di在基板表面经由绝缘膜将多晶硅构图并形成为所希望的形状。因 此，从其结构或制造方法方面来看，在保护二极管Di下方，不能配置第一源极电极层217及 被第一源极电极层217覆盖并与其连接的晶体管单元。即，单元被配置于虚线所示的元件 区域220内(图11)。 另外，栅极焊盘部228p和保护二极管Di重叠，且相比元件区域220最外周的单元 而配置于元件区域220内侧。因此，为了自芯片周边的第一层栅极引出电极218w与栅极焊 盘部228p连接，需要在第一层设置配线部228w。另外，由于在配线部228w下方也配置有与 其重叠且与保护二极管Di连接的多晶硅层的配线部，因此，存在在其下方也不能配置第一 源极电极217及单元的问题。 栅极焊盘部228p的面积也存在如下情况，即在作为外部连接装置而采用接合线 等时，即便是小的栅极焊盘部，一边(直径)也需要为数十Pm左右，在采用突起电极时，一 边(直径)需要为300iim以上。 另一方面，虽然保护二极管Di的面积根据耐压来确定，但即便比栅极焊盘部228p 的面积小，多数情况下也能够得到足够的耐压。即，在图11(B)中，虽然以与栅极焊盘部 228p、第一栅极电极层218相同的大小表示保护二极管Di，但实际上，通常以与栅极焊盘 部228p、第一栅极电极层218相同的大小形成多晶硅层，在多晶硅层内，形成比栅极焊盘部 228p、第一栅极电极层218小的保护二极管Di。 但是，在现有技术中，由于构成为在栅极焊盘部228p的下方与其重叠而设有保护 二极管Di而不能配置晶体管单元，因此，作为元件区域实质上不起作用的无效区域的面积 增大，在改善特性方面也存在限度。 在根据耐压保护二极管Di小也可以的情况下，即便相比栅极焊盘部228p的面积 而縮小保护二极管Di的面积，在栅极焊盘部228p的下方也不能配置晶体管单元。
另外，在单元并非配置于栅极焊盘部228p下方而是配置于其周围的现有结构中， 也尤其存在难以谋求单元的均匀动作的问题。即，第一源极电极层217及第二源极电极层227 (以下，由于两者为相同的图案，故统称为源极电极层)，除去栅极焊盘部228p的配置区 域而被构图。即，在源极电极层内相对于基板的表面沿水平方向流动的电流，在相距源极焊 盘部227p远的区域，绕过栅极焊盘部而流动，存在源极电极层内的电阻增加的问题。
另外，该问题并不限于倒装片安装结构的半导体芯片，无论外部连接装置是接合 线还是金属片，都同样存在该问题。 并且，虽然在图11中，示出了共用漏极型MOSFET，但即便是将漏极电极引出至与 源极电极层及栅极电极层相同的主面的顶部漏极结构的MOSFET、或在背面设置漏极电极的 通常的MOSFET ，也产生同样的问题。 在此，进一步对该问题进行详细说明。半导体芯片的各焊盘部的位置，因图案的制 约等，有时不能根据芯片的特性而适当选择其位置。作为一例，在设置突起电极237、237'、 23S、238'这种结构的情况下，各突起电极237、237' 、23S、238'的位置受到安装基板上的 图案的限制，例如根据使用者的要求等来确定焊盘部的位置。特别是，芯片尺寸越大，各突 起电极的位置自芯片周边，相比芯片的周边靠近中心而配置的情况越多。因此，源极焊盘部 227p、栅极焊盘部228p也存在如下情况，即相比配置于元件区域220最外周的单元而设置 于内侧。 在图11所示的情况下，形成如下的电流路径，即自作为输入端子的一个源极突起 电极237，经由基板内部(共用的漏极区域)，到达作为输出端子的另一个源极突起电极 237'。 此时，若着眼于在各个MOSFET的源极电极层流动的电流，则构成自源极焊盘部 227p(227p'也一样)到达源极电极层的端部的路径。此时，若栅极焊盘部228p相比配置 于元件区域220最外周的单元而位于内侧，则在配置于栅极焊盘部228p的周围、特别是栅 极焊盘部228p和芯片端部之间(点划线部分)的单元流动的电流，成为自源极焊盘部237 绕过栅极焊盘部228p周围的路径。S卩，相比靠近源极焊盘部227p的单元，在源极电极层流 动的路径变长，电阻增高。 因此，在元件区域内产生如下两个区域，即配置有电流路径短且电阻低的单元 的区域(源极突起电极237、237'的周围)和配置有电流路径长且电阻高的单元的区域 rl(点划线部分)。虽然电阻低的单元的动作良好，但电阻高的单元的动作迟缓，若该偏差 增大，则成为元件区域内的单元难以均匀动作的状态。由此，存在开关特性劣化的问题。
另外，夹在栅极焊盘部228p和元件区域220的端部之间的区域r2中，配置源极 电极层的宽度窄，对于通过该区域的上述单元而言，存在电阻增大，难以进行均匀动作的问 题。 该问题并不限于共用漏极型MOSFET，即便是顶部漏极结构的MOSFET或芯片背面 具有漏极结构的通常的MOSFET，也存在同样的问题。即，若为如下的MOSFET，即栅极焊盘部 形成为相比元件区域最外周的晶体管单元而进入内侧，且晶体管单元配置成在源极电极层 流动的电流绕过栅极焊盘部，也产生同样的问题。

发明内容
本发明是鉴于上述课题而作出的，其通过如下结构来解决上述课题，即本发明的 绝缘栅型半导体装置具有一导电型半导体基板；元件区域，其设于该半导体基板且配置有多个绝缘栅型晶体管的单元；第一端子电极层，其设于所述半导体基板上，不与所述元件 区域的一部分直接接触而覆盖其上方，且与该元件区域连接；第二端子电极层，其设于所述 半导体基板上，不与所述元件区域的其他部分直接接触而覆盖其上方，且具有焊盘部，该焊 盘部固定向该元件区域施加控制信号的外部连接装置；以及保护二极管，其在所述元件区 域外与该元件区域邻接而设置；使所述焊盘部和所述保护二极管不重叠且紧靠而配置。
根据本发明，第一，构成为具有栅极焊盘部的栅极电极层和在其下层与栅极引出 电极连接的其他栅极电极层这两层结构，并使栅极焊盘部与保护二极管不重叠，由此，能够 将晶体管单元的一部分配置于栅极焊盘部下方。 保护二极管即便比栅极焊盘部小，多数情况下也能够充分地确保耐压，但即便在 这种情况下，在现有技术中，由于使两者重叠，故导致不能配置晶体管单元的无效区域大。
但是，在本实施方式中，由于将保护二极管縮小至确保耐压所需的面积，进而使栅 极焊盘部与保护二极管不重叠，因此，可以在栅极焊盘部下方配置晶体管单元。由此，能够 扩大作为晶体管有效进行动作的元件区域。即，如果为相同的芯片尺寸，则通过扩大元件区 域，从而可以实现降低接通电阻。或者，在维持相同的元件区域的面积时，可以縮小芯片尺 寸。 并且，通过将栅极焊盘部和保护二极管紧靠配置，从而可以防止在源极电极层流 动的电流的电阻值增加。即，作为第二层的栅极电极层(第二栅极电极层)的一部分的栅极 焊盘部，经由第一层的栅极电极层(第一层栅极电极层)与设于基板表面的保护二极管连 接，但栅极焊盘部及保护二极管在与外部的连接和特性方面，其配置有时受到限制。此时， 需要将栅极焊盘部和保护二极管与第二栅极电极层连接的配线部。在本实施方式中，源极 电极层也是两层结构，在配置有配线部的区域，源极电极层成为单层结构，因此，存在在第 一层的源极电极层(第一源极电极层)内流动的电流的电阻增高的问题。但是，根据本实 施方式，可以使配线部的距离最短。因此，考虑特性和制造工序的限制，尽可能地减小配线 部的面积(宽度)，由此，可以防止电阻增加。 第二，在栅极焊盘部的下方可以配置第一源极电极层及晶体管单元，第一源极电 极层除保护二极管的形成区域之外可以一直形成至芯片的端部。因此，即便是配置于第一 源极电极层的端部的单元，也不存在形成有绕过栅极焊盘部那样的电流路径的单元。即，元 件区域的全部单元成为自源极焊盘部形成有呈直线(以最短距离形成)的电流路径的单 元，与现有技术相比，可以降低电阻的偏差，并可以提高M0SFET特性。 第三，保护二极管紧靠栅极焊盘部且在元件区域外与元件区域邻接而设置，并将 保护二极管配置于相距源极焊盘部尽可能远的位置。相距源极焊盘部远的区域，即便配置 有元件区域及源极电极层，也难以进行晶体管动作，而成为高电阻，故不能说是可以作为元 件区域有效利用的区域。在本实施方式中，通过在该区域配置保护二极管，从而可以高效率 地确保有效进行晶体管动作的元件区域。 第四，在电阻能够允许的范围内，将配线部宽广地设置，从而可以防止因配线部下 方的高低差异而导致的切断。 第五，具有如下优点，即根据现有的两层的电极结构，仅变更掩模图案即能够实 施。


图1 (A) 、 (B)是说明本发明第一实施方式的绝缘栅型半导体装置的平面图； 图2(A) 、 (B)是说明本发明第一实施方式的绝缘栅型半导体装置的平面图； 图3是说明本发明第一实施方式的绝缘栅型半导体装置的剖面图； 图4是说明本发明第一实施方式的比较例的绝缘栅型半导体装置的平面图； 图5是说明本发明的实施方式的绝缘栅型半导体装置的特性图； 图6(A) 、 (B)是说明本发明第二实施方式的绝缘栅型半导体装置的平面图； 图7(A) 、 (B)是说明本发明第二实施方式的绝缘栅型半导体装置的平面图； 图8(A) 、 (B)是说明本发明第三实施方式的绝缘栅型半导体装置的平面图； 图9是说明本发明第四实施方式的绝缘栅型半导体装置的剖面图； 图10是说明现有的绝缘栅型半导体装置的剖面图； 图ll(A)、 (B)是说明现有的绝缘栅型半导体装置的平面图。 附图标记说明 ln+型半导体硅基板 7沟槽10、 10' MOSFET 14 f本区域 17第一源极电极层 20元件区域 21单元 25第二绝缘膜 29第二漏极电极层 28c接触部 37源极突起电极 200、210M0SFET 218第一栅极电极层 227p源极焊盘部 228p栅极焊盘部
具体实施例方式
参照图1 图9，以在元件区域配置有MOSFET (Metal OxideSemiconductor Field Effect Transistor :金属氧化物半导体场效应晶体管)的晶体管单元(以下称为单元)的 情况为例详细说明本发明的实施方式。 第一实施方式作为一例，表示本实施方式的M0SFET10、10'共用漏极区域并在一 个基板(芯片)上设有两个集成化的共用漏极型M0SFET100的情况。共用漏极型M0SFET100 例如将M0SFET10的源极电极与输入端子连接，将另一个M0SFET10'的源极电极与输出端 子连接。 图1是共用漏极型M0SFET100的平面图，图1 (A)是芯片整体的平面图，图1 (B)是 栅极焊盘部附近的放大图。另外，图2是表示M0SFET整体的各电极层的平面图，图2(A)是 第一层的平面图，图2(B)是第二层的平面图。而且，图3是图1(B)的a-a线剖面图。
M0SFET10、10'都具有本实施方式的结构，相对于基板(芯片)1的中心线X_X例
2n_型半导体层 ll栅极绝缘膜 15源极区域 18第一栅极电极层
4沟道层 13栅极电极 16层间绝缘膜 19第一漏极电极层
23第一绝缘膜(氮化膜)24UBM
27第二源极电极层 28p栅极焊盘部 27p源极焊盘部 38栅极突起电极 217第一源极电极层 227第二源极电极层 228第二栅极电极层
28第二栅极电极层 28w配线部 29p漏极焊盘部 39漏极突起电极如配置成线对称。由于M0SFET10、10'为相同结构，因此，以下对M0SFET10进行说明。
M0SFET10包括一导电型半导体基板、一导电型半导体层、元件区域、第一端子电极 层和第二端子电极层。 参照图1及图2进行说明。在基板表面设有配置有多个MOSFET的单元的元件区 域(虚线)20，覆盖元件区域20的整个面而设有与第一端子电极连接的第一层的第一端子 电极层17(图1(B)的双点划线，图2(A))。第一端子电极称为与晶体管的一端子(例如源 极端子)连接的电极。即，第一层的第一端子电极层在此指的是第一源极电极层17。在芯 片端部的基板表面，在栅极_源极之间设有保护MOSFET的栅极绝缘膜的保护二极管Di。
在此将保护二极管Di配置于芯片的端部，是指在元件区域20的外侧与元件区域 20靠近且在保护二极管的至少一边和与该边靠近的芯片(半导体基板)的一边之间，在未 配置有单元的区域配置保护二极管Di。 在此，作为一例而示出以构成保护二极管Di的外周端的多晶硅层的一边沿着
MOSFETIO(芯片)的短边的方式，配置于短边的中央附近的元件区域20外。 保护二极管Di例如是如下的双向二极管，即在矩形或八边形的多晶硅层，呈同心
圆状地交替配置环状的n型半导体区域及p型半导体区域而设有多个pn结。 在保护二极管Di上设有与第二端子电极连接的第一层的第二端子电极层18(图
1(B)的双点划线，图2(A))。第二端子电极称为与晶体管的控制端子(栅极端子)连接的
电极。即，第一层的第二端子电极层指的是第一栅极电极层18。 在第一源极电极层17及第一栅极电极层18上，经由具有开口部0P的绝缘膜(例 如氮化膜或氧化膜)设有第二层的第一端子电极层(第二源极电极层)27及第二层的第二 端子电极层(第二栅极电极层)28 (图1 (B)、图2 (B))。 第二源极电极层27具有外部连接机构固定的焊盘部(源极焊盘部27p)。源极焊 盘部27p例如是覆盖第二源极电极层27且自在构成芯片最表面的绝缘膜(未图示)设置 的开口部露出的第二源极电极层27的一部分。绝缘膜例如是氮化膜、氧化膜、聚酰亚胺等， 以下以氮化膜为例进行说明。在源极焊盘部27p例如连接输入端子，并固定构成外部连接 机构的例如突起电极(源极突起电极)。 第二栅极电极层28具有外部连接机构固定的焊盘部(栅极焊盘部28p)、配线部 28w以及接触部28c (图1、图2 (B))。栅极焊盘部28p例如是覆盖第二栅极电极层28且自 在构成芯片最表面的绝缘膜(未图示)设置的开口部露出的第二栅极电极层28的一部分。 在栅极焊盘部28p连接控制端子，并固定构成外部连接机构的例如突起电极(栅极突起电 极，未图示)。 接触部28c例如设置成与保护二极管Di重叠的图案，并经由开口部OP与其下方 的第一栅极电极层18连接。 配线部28w在第一栅极电极层18上延伸，并与栅极焊盘部28p和接触部28c连接。
在本实施方式中，将保护二极管Di配置于芯片端部，并且使栅极焊盘部28p和保 护二极管Di不重叠地紧靠而配置。即，保护二极管Di配置于到栅极焊盘部28p的距离LG 为最短的位置。 自栅极焊盘部28p至保护二极管Di的距离LG指的是例如将栅极焊盘部28p形成 为如图l所示的圆形时，自其中心例如至圆形的保护二极管Di的中心的距离。通过使栅极
8焊盘部28p和保护二极管Di的距离LG最短即将两者紧靠而配置，由此，栅极焊盘部28p和 经由第一栅极电极层18与保护二极管Di连接的接触部28c紧靠而配置，配线部28w按照 如下图案设置，即，以最短距离将栅极焊盘部28p和接触部28c (保护二极管Di)连接的图 案。由此，可以防止在源极电极层流动的电流的电阻值增大。 在基板(芯片)的周边附近，配置有栅极引出电极18w。栅极引出电极18w经由在 其下方与其重叠的多晶硅层(未图示)与元件区域20的各栅极电极连接。另外，栅极引出 电极18w与第一栅极电极层18连接，进而经由接触部28c及配线部28w与栅极焊盘部28p 连接。 参照图3，半导体基板SB在n+型半导体硅基板1上层叠n-型半导体层(例如 n_型外延层)2而形成，并构成漏极区域。在n_型半导体层2表面设置作为p型杂质区域 的沟道层4。沟槽7贯通沟道层4并到达n-型半导体层2。沟槽7通常在一主面的平面图 案上构图成格子状或条纹状。 在沟槽7的内壁设有栅极氧化膜11。栅极氧化膜11的膜厚对应于MOSFET的驱动
电压而设为数百A左右。另外，在沟槽7内部埋设导电材料而设置栅极电极13。导电材料
例如为多晶硅，为了谋求低电阻化，例如将n型杂质导入到该多晶硅中。 源极区域15是在与沟槽7邻接的沟道层4表面注入n型杂质的n+型杂质区域。
另外，在邻接的源极区域15之间的沟道层4表面，设置p+型杂质的扩散区域即体区域14，
使基板的电位稳定化。由此，由邻接的沟槽7包围的部分构成M0S晶体管的一个单元21，多
个这样的单元聚集而构成MOSFET的元件区域20。 另外，在本实施方式中，为了便于说明，将形成有沿着栅极电极13的沟槽且配置 有进行晶体管的动作的单元21的区域作为元件区域20。 S卩，将一直到最外周的单元21的 源极区域15的配置区域作为元件区域20而进行说明。 另外，在基板的外周端设置有作为高浓度的n型杂质区域的环形，在沟道层4的端 部设有作为高浓度的P型杂质区域的护圈，但省略图示。 进而，在图1(A)中，由于是共用漏极型M0SFET100，因此，在构成漏极区域的基板 SB背面不能设置电极层(漏极电极)，但若为一般的纵向型(电流路径形成于基板SB的厚 度方向)MOSFET，则在基板SB背面设有漏极电极(不图示)。 在栅极电极13上设有层间绝缘膜16。第一源极电极层17被设置于基板SB上并 覆盖元件区域20的整个面，并与自层间绝缘膜16之间露出的源极区域15及体区域14接 触。 在第一源极电极层17上设有第一绝缘膜(例如氮化膜、氧化膜)23，在其上设有第 二源极电极层27。第二源极电极层27与在第一绝缘膜23开口而露出的第一源极电极层 17接触，并与元件区域20的源极区域15连接。 在元件区域20外的基板1表面，经由绝缘膜11设有保护二极管Di。保护二极管 Di例如对多晶硅进行构图并将n型杂质区域及p型杂质区域交替地配置成同心圆的环状， 并与M0SFET10的源极-栅极之间连接。 第一栅极电极层18与保护二极管Di重叠地设置于元件区域20外的基板SB上， 并与设于基板1端部的栅极引出电极18w连接(图1)。栅极引出电极18w和第一栅极电极 层18例如由相同的金属层在相同层连续地构图。
栅极引出电极18w与将栅极电极13引出到基板l的表面(基板l的周围)的多 晶硅层(不图示)重叠而设置，并与其接触而与栅极电极13连接。 在第一栅极电极层18上设有第一绝缘膜23，在其上设有第二栅极电极层28。第 二栅极电极层28与在第一绝缘膜23开口而露出的第一栅极电极层18接触，并经由第一栅 极电极层18及栅极引出电极18w与元件区域20的栅极电极13连接。另外，第二栅极电极 层28经由第一栅极电极层18与保护二极管Di的一端连接。保护二极管Di的另一端与第 一源极电极层17连接。 第二源极电极层27覆盖元件区域20的一部分，第二栅极电极层28将未被第二源 极电极层27覆盖的元件区域20上方覆盖。即，在第二栅极电极层28下方配置有第一源极 电极层17的一部分。 在第二源极电极层27及第二栅极电极层28上设有成为芯片的最表面的第二绝缘 膜(例如氮化膜及设置于其上的阻焊剂)25。在第二绝缘膜25的所希望的区域开口而露出 的第二栅极电极层28的一部分，例如构成突起电极(栅极突起电极38)等外部连接机构的 固定区域(栅极焊盘部28p)。另外，虽然有时不存在第二绝缘膜25，但在这种情况下，也将 外部连接机构的固定区域作为栅极焊盘部28p。在栅极焊盘部28p设有UBM (Under Bump Metal :突起底部金属层)24。 UBM24例
如是利用无电解电镀法自下层按照镍(Ni :厚度例如为2ym)、金(Au:厚度例如为500A)
的顺序进行层叠的金属层。而且，利用将UBM24作为衬底电极(日文下地電極)的例如丝
网印刷来设置栅极突起电极38。栅极突起电极38的直径例如大约为300 ii m。 另外，将第二绝缘膜25的所希望的区域开口而露出的第二源极电极层27的一部
分，例如成为突起电极(源极突起电极37)等外部连接机构的固定区域(以下为源极焊盘
部28p)。在源极焊盘部27p经由UBM (Under BumpMetal) 24设有源极突起电极37。 若对第二栅极电极层28更详细地说明，则第二栅极电极层28具有栅极焊盘部
28p、配线部28w以及接触部28c。在此，接触部28c指的是第二栅极电极层28中与保护二
极管Di (最外周的n型半导体区域或p型半导体区域)完全重叠的区域。接触部28c延伸至第一栅极电极层18之上，且至少一部分与第一栅极电极18及
保护二极管Di重叠。配线部28w与栅极焊盘部28p和接触部28c连接。由此，栅极焊盘部
28p经由配线部28w、接触部28c以及第一栅极电极18与栅极引出电极18w连接。 第二栅极电极层28的面积比第一栅极电极层18的面积大(图1 (B))。 而且，在栅极焊盘部28p下方配置有元件区域20的一部分。更具体地说，栅极焊
盘部28p的全部区域是与保护二极管Di不重叠的区域，在栅极焊盘部28p的正下方配置有
多个单元21。 这样，本实施方式的栅极电极层是具有第一栅极电极层18和第二栅极电极层28 的两层结构，该第一栅极电极层18与保护二极管Di重叠并与其连接，该第二栅极电极层28 具有与保护二极管Di不重叠的栅极焊盘部28p。通过构成为该结构，也可以在栅极突起电 极38固定的栅极焊盘部28p的正下方配置元件区域20 (单元21)。 由此，能够大幅度地减小在现有结构中不能配置单元的无效区域。因此，通过扩大 元件区域20，在同样芯片尺寸的情况下，可以降低接通电阻。另外，若将元件区域20的面积 维持为与现有的面积相同，则可以縮小现有技术中存在的栅极焊盘部下方的无效区域，因此，可以实现芯片尺寸的小型化。 另夕卜，通过该结构，可以减小电流路径的潜行(回>9込* )。即，在现有结构中，第 一源极电极层217及第二源极电极层227以大致相同的图案设置，除去栅极焊盘部228p的 配置区域而被构图(图ll)。即，在第一源极电极层217(及第二源极电极层227)内沿基板 的水平方向流动的电流，绕过栅极焊盘部228p而流动，因此，在电流路径的距离长的区域 存在接通电阻增加的问题。 但是，在本实施方式中，在栅极焊盘部28p下方设置第一源极电极层17及单元21 。 即，若着眼于在第一源极电极层17内沿基板水平方向流动的电极，则即便是配置于第一源 极电极层17端部的单元，也不会形成绕过栅极焊盘部28p那样的电流路径。S卩，元件区域 20的全部单元成为如下的单元，即如图1中的箭头所示，自源极焊盘部27p开始形成有呈直 线(以最短距离形成)的电流路径。因此，与现有技术相比，在元件区域20内，可以减小电 流路径变长的区域和电流路径短的区域之间的偏差(偏19 )。 并且，配置成自栅极焊盘部28p至保护二极管Di的距离LG最短。栅极焊盘部28p 经由第一栅极电极层18与设置于基板表面的保护二极管Di连接，但栅极焊盘部28p及保 护二极管Di在与外部的连接或特性方面，其配置有时受到限制。 具体而言，例如，在设置突起电极这样的结构的情况下，各突起电极的位置受安装 基板上的图案的限制，例如，根据使用者的要求等来确定栅极焊盘部28p(源极焊盘部27p 也一样)的位置。特别是，芯片尺寸越大，则各突起电极的位置配置成自芯片周边相比芯片 的周边而靠近中心的情况越多。因此，源极焊盘部27p、栅极焊盘部28p也存在相比配置于 元件区域20最外周的单元而设置于内侧的情况。 另一方面，保护二极管Di的下方不能配置单元，从特性方面而言成为无效区域。 另外，当存在使电流绕过保护二极管Di的配置区域而流动的单元时，电流路径的长短偏差 增大。根据如上所述的情况，保护二极管Di优选在元件区域20夕卜，配置于芯片的端部(沿 着芯片边的区域)。 S卩，栅极焊盘部28p和保护二极管Di设置于各自适合的位置，两者由配线部28w、 接触部28c及第一栅极电极层18连接。此时，保护二极管Di若位于元件区域20外的芯片 端部，则具有较高的配置自由度，因此，将其配置于紧靠栅极焊盘部28p的位置。将两者连 接的配线部28w的长度L变得最短。 在本实施方式中，在元件区域20上，在第二栅极电极层28下方仅配置有第一源极 电极层17 (图3)，与配置有第一源极电极层17和第二源极电极层27的区域相比，第一源极 电极层17内的电阻增加。 即，第二栅极电极层28的面积小，则对于降低第一源极电极层17内的电阻来讲有 利，但如上所述，栅极焊盘部28p和保护二极管Di的面积和其配置受到一定程度的限制。
于是，在本实施方式中，在确保保护二极管Di和栅极焊盘部28p这两者的必要足 够的面积且考虑使两者在设计方面及特性方面位于合适的位置的基础上，将保护二极管Di 和栅极焊盘部28p尽可能地紧靠而配置。 具体而言，将保护二极管Di配置成在芯片端部与栅极焊盘部28p不重叠，将两者 尽可能地紧靠而配置。 为了进行比较，图4是表示与本实施方式同样地将源极电极层及栅极电极层构成
11两层结构时第二栅极电极层28的其他图案的平面图，与图1相同的构成要素由相同附图标 记表示。保护二极管Di若位于在元件区域20外与其邻接的芯片端部，则可以减少无效区 域，因此，也可以位于图4所示的角部。 但是，此时，配线部28w'的长度L'相比本实施方式的配线部28w的长度L而变 长，当配线部的宽度W(参照图1(B))相同时，图4所示的图案的面积增加，第一源极电极层 17内的电阻增加。 与此相对，在本实施方式中，配线部28w的长度L最短(最小面积)，可以仅縮小配 线部28w下方的第一源极电极层17的区域，因此，有助于降低在第一源极电极层17内流动 的电流的电阻。 由此，作为元件区域20可以尽可能大地确保能够有效地进行晶体管动作的区域， 并且在配线部28w下方可以仅减小第一源极电极层17的区域，从而可以降低在第一源极电 极层17内流动的电阻。 配线部28w不仅根据其长度L，而且根据其宽度W，给配线部28w下方的电阻带来 影响。即，若配线部28w的宽度W变宽(配线部28w的面积增大)，则仅有第一源极电极层 17的区域也变宽广，因此，在第一源极电极层17内流动的电流的电阻增加。因此，优选尽可 能地使宽度W也变得更窄。 但是，第一源极电极层17及第二栅极电极层28通常厚度大，对于能够进行蚀刻的 宽度W而言存在限度。 作为一例，第一源极电极层17的厚度为3ym，第一绝缘膜23的厚度为7000A，第 二栅极电极层28的厚度为3iim。因此，若配线部28w的宽度W过于狭窄，则或将会产生蚀 刻的不良，即便能够进行蚀刻，也有可能因第一源极电极层17和第一绝缘膜23的高低差异 而导致配线部28w断线。 因此，也考虑第一源极电极层17及第一绝缘膜23的厚度，来选择不产生断线这种 程度的最小宽度W。由此，可以尽可能地减小配线部28w的面积，因此，可以防止电阻增加。
另外，通过使配线部28w形成为尽可能小的面积，可以扩大第二源极电极层28的 配置面积(参照图2(B))。由此，能够有助于降低接通电阻。 另外，当相距栅极焊盘部28p的距离(配线部28w的长度L)为等距离时，将保护 二极管Di配置于如下区域，即电流在保护二极管Di潜行而流动的晶体管单元不存在(或 尽量少)的区域。 并且，相距源极焊盘部27p远的区域为如下区域，即，即便配置元件区域20及第一 源极电极层17，在第一源极电极层17内流动的电流路径也变长，第一源极电极层17内的电 阻变高。因此，通过将保护二极管Di配置于如上所述不能有效进行晶体管动作的区域，从 而可以较大地确保作为元件区域20能够有效利用的区域。 参照图5，其表示本实施方式的MOSFETIO(共用漏极型M0SFET100)和现有结构的 共用漏极型MOSFET的特性。 实线是本实施方式的特性，虚线是同样芯片尺寸的现有结构的特性。横轴表示芯
片尺寸，纵轴表示接通电阻特性。另外，图5的曲线图中的刻度由相对值表示。 通过采用本实施方式的结构，与现有结构的芯片(芯片尺寸1、接通电阻特性1)相
比，当芯片尺寸相同时，作为接通电阻特性，降低约30%。另外，若将接通电阻特性维持为以往的特性，则可以使芯片尺寸减小约25%。 特别是，在本实施方式中，对于芯片尺寸小的产品(芯片尺寸1以下)而言，效果 显著(例如参照芯片尺寸1.25)。以往，当减小芯片尺寸时，栅极焊盘部面积增大，在其下方 不能配置单元，因此，随着芯片尺寸的减小，特性也急剧劣化(虚线)。 但是，根据本实施方式，由于可以在栅极焊盘部28p下方配置单元21，因此，与栅 极焊盘部28p的面积无关，能够得到良好的接通电阻特性。因此，相比芯片尺寸大的产品 (例如1.25)，芯片尺寸小的产品(例如0.75)的接通电阻的绝对值更大，效果更显著。
参照图6及图7，说明本发明的第二实施方式。第二实施方式变更了保护二极管 Di的图案。图6(A)及图7(A)是表示第一源极电极层17及第一栅极电极层18的图案的整 个芯片的平面图，图6(B)及图7(B)是表示第二源极电极层27及第二栅极电极层28的图 案的整个芯片的平面图。 随着芯片尺寸的小型化，如本实施方式那样，在将栅极焊盘部28p和保护二极管 Di紧靠配置时，在通常形状(例如同心圆状)的保护二极管Di中，有时会与栅极焊盘部28p 重叠。此时，将保护二极管Di变形，例如可以设为长条形(图6)或L形(图7)。
在将保护二极管Di例如设为L形时，在保护二极管Di上，至栅极焊盘部28p的距 离长短不一。此时，将配线部28w设置于其长度L成为最短的位置，将保护二极管Di和栅 极焊盘部28p连接。 例如，在图7(B)中，L形的保护二极管Di两端(上端、左端)与栅极焊盘部28p 的距离成为最短。但是，若将配线部28w形成为以最短距离将保护二极管Di和栅极焊盘部 28p连接的图案，则也存在配线部28w的宽度变窄的情况，在该情况下因配线部28w厚度的 关系而导致难以蚀刻或断线。在这种情况下，如图7(B)所示，包含保护二极管Di和栅极焊 盘部28p的距离成为最短的区域，形成确保不产生断线或蚀刻不良等情况的宽度的配线部 28w即可。 并且，虽省略图示，但也可以使栅极焊盘部28p和保护二极管Di以不重叠的方式 邻接。此时的栅极焊盘部28p和接触部28c之间的第二栅极配线层28成为配线部28w，但 也可以说几乎不存在。 若为配线部28w不存在的图案，则仅有第一源极电极层17的区域几乎不存在，对 降低电阻是有利的。即，虽然可以增大保护二极管Di的图案并縮短配线部28w，但元件区域 20也縮小。因此，保护二极管Di形成在特性方面所需的足够的面积，采用将保护二极管Di 和栅极焊盘部28w靠近而配置的结构。 配线部28w的宽度W与第一实施方式同样地，在制造工序允许的范围内，使其越窄 则越有助于降低电阻，但在有可能因配线部28w下方的高低差异而导致断线的情况下，确 保宽度W宽广以使其处于在特性方面能够允许的范围内(参照图7)。 即便在第二实施方式中，栅极焊盘部28p和保护二极管Di也是不重叠的，因此，在 栅极焊盘部28p的正下方配置有多个单元21。除此之外，由于与第一实施方式相同，故省略 说明。 另外，由于可以将第一源极电极层17配置于栅极焊盘部28p下方，因此，在第一源 极电极层17内沿基板水平方向流动的电流不需要绕过栅极焊盘部28p，可以得到与第一实 施方式相同的效果。
另外，即便在将保护二极管Di变形，例如设为长条状或L形的情况下，作为pn结
的图案，若设为将闭环的相似形重叠的图案，则也可以防止漏电流，故是优选的。 参照图8，说明第三实施方式。第三实施方式是如下结构的M0SFET10，S卩，将漏极
电极引出至栅极焊盘部28p侧的主面，且作为第三端子电极层而设置漏极电极层的所谓的
顶部漏极结构的MOSFET。 图8是平面图，图8(A)是表示第一层的电极层结构的图，图8(B)是表示第二层的电极层结构的图。在图8(B)中，第一层的电极层由点划线表示。 在顶部漏极结构的MOSFET中，在基板(芯片)的一主面，设有栅极焊盘部28p、源极焊盘部27p以及成为与MOS晶体管的第三端子连接的漏极电极的引出端的漏极焊盘部29p，在这些焊盘部上作为外部连接装置而分别设有栅极突起电极38、源极突起电极37以及漏极突起电极39。此时，源极突起电极37与输入端子连接，漏极突起电极39与输出端子连接。 在基板SB的最外周设有第一漏极电极层19。在第一漏极电极层19下方的基板SB上，按照与其重叠的图案设有漏极电极的引出端及成为环状的高浓度的n型杂质区域。元件区域20设于虚线所述的区域，覆盖元件区域20上而设有第一源极电极层17。另外，在第一源极电极层17和第一漏极电极层19之间设有第一栅极电极层18。第一栅极电极层18配置成与元件区域20外周端的单元靠近且沿着该单元包围其外周。而且，第一漏极电极层19配置成沿着第一栅极电极层18包围其外周。 第二漏极电极层29沿基板SB的一边设置成一平板状且与第一漏极电极层19的局部重叠。第二源极电极层27除去栅极焊盘部28p的配置区域而被设置成与第一源极电极层17重叠的平板状。 第二栅极电极层28与第一实施方式及第二实施方式同样地，具有栅极焊盘部28p和配线部28w。配线部28w在第二漏极电极层29和第二源极电极层27之间延伸， 一部分与第一栅极电极层18重叠并与其连接。栅极焊盘部28p经由绝缘膜(未图示)与第一源极电极层17的一部分重叠。 在第一栅极电极层18下方，设置一部分与其重叠且连接的保护二极管Di。保护
二极管Di配置于芯片端部。S卩，保护二极管Di在元件区域20外与其邻接，且在保护二极
管Di的一边(右边)和靠近的芯片(半导体基板)的一边(右边)之间配置于不存在单
元的区域。并且，保护二极管Di与栅极焊盘部28p不重叠且紧靠而配置。 由此，栅极焊盘部28p和一部分配线部28w与保护二极管Di不重叠，在栅极焊盘
部28p及一部分配线部28w的下方，配置有第一源极电极层17及单元。于是可以大幅度地
减小在现有结构中不能配置单元的无效区域。 因此，通过扩大元件区域20，在同样芯片尺寸的情况下，可以降低接通电阻。另外，若将元件区域20的面积维持为与现有的面积相同，则可以縮小现有技术中存在的栅极焊盘部下方的无效区域，因此，可以实现芯片尺寸的小型化。 而且，即便为顶部漏极结构的MOSFET，由于在栅极焊盘部28p下方可以配置第一源极电极层17及单元，因此，在沿基板水平方向在第一源极电极层17流动的电流路径(箭头)中，不存在绕过栅极焊盘部28p的路径，在元件区域20内可以减小电流路径变长的区域和电流路径短的区域之间的偏差。另外，可以降低配线部28w下方的第一源极电极层17的电阻。 另外，参照图9，说明第四实施方式。第四实施方式是外部连接装置使用接合线的情况。 图9是栅极焊盘部28p的局部剖面图。在第二栅极电极层28 (第二源极电极层27侧也一样)通常设有作为芯片最表面的第二绝缘膜(例如氮化膜)25。在第二绝缘膜25的所希望的区域开口而露出的第二栅极电极层28的一部分成为栅极焊盘部28p。在栅极焊盘部28p上固定有作为外部连接装置的接合线48。除此之外，由于与第一实施方式相同，故省略说明。另外，即便构成第二实施方式的第二栅极电极层28的图案，也同样能够实施。
而且，虽省略图示，但在作为外部连接装置而使用金属片的情况下，也同样能够实施。 以上，在本实施方式中，例示了 n沟道型M0SFET的情况，但即便是使导电类型相反的P沟道型M0SFET，也同样能够实施，并能取得同样的效果。 另外，即便是在基板表面经由绝缘膜对栅极电极进行构图的平面型M0SFET，也同样能够实施。 并且，在本实施方式中，以在元件区域形成MOSFET的情况为例进行了说明，但即便是IGBT，也同样能够实施。IGBT是MOSFET和BJT(双极结型晶体管)的复合元件，是在上述M0SFET的n+型半导体硅基板的下方设置p+型半导体基板的结构。除第一端子电极层成为发射极电极层、第二端子电极层成为栅极电极层、第三端子电极层成为集电极电极层之外，与上述MOSFET的结构相同。因此，栅极电极层(第一栅极电极层、第二栅极电极层)的结构与上述实施例相同，能够取得同样的效果。
权利要求
一种绝缘栅型半导体装置，其特征在于，具有一导电型半导体基板；元件区域，其设于该半导体基板且配置有多个绝缘栅型晶体管的单元；第一端子电极层，其设于所述半导体基板上，不与所述元件区域的一部分直接接触而覆盖其上方，且与该元件区域连接；第二端子电极层，其设于所述半导体基板上，不与所述元件区域的其他部分直接接触而覆盖其上方，且具有焊盘部，该焊盘部固定向该元件区域施加控制信号的外部连接装置；以及保护二极管，其在所述元件区域外与该元件区域邻接而设置；使所述焊盘部和所述保护二极管不重叠地配置，并且所述保护二极管在所述半导体基板的周边部沿着所述半导体基板的一边而配置。
2. 如权利要求1所述的绝缘栅型半导体装置，其特征在于，所述第二端子电极层具有 自所述焊盘部至所述保护二极管上，以最短距离延伸的配线部。
3. 如权利要求1或2所述的绝缘栅型半导体装置，其特征在于，在所述焊盘部下方配置 有所述单元。
4. 如权利要求3所述的绝缘栅型半导体装置，其特征在于，在所述第一端子电极层下 方，设有与该第一端子电极层连接的另外的第一端子电极层，在所述第二端子电极层下方 的所述元件区域外，设有与该第二端子电极层及所述元件区域连接的另外的第二端子电极层。
5. 如权利要求4所述的绝缘栅型半导体装置，其特征在于，在所述另外的第二端子电 极层下方，在所述半导体基板上配置有所述保护二极管，该保护二极管的一端与所述另外 的第一端子电极层连接，另一端与所述元件区域的栅极电极连接。
6. 如权利要求5所述的绝缘栅型半导体装置，其特征在于，所述配线部与所述另外的 第二端子电极层连接。
7. 如权利要求6所述的绝缘栅型半导体装置，其特征在于，在所述配线部下方配置有 所述单元。
全文摘要
本发明提供一种绝缘栅型半导体装置，在该装置中，由于在栅极焊盘部的下方配置有保护二极管，故不能配置晶体管单元而成为芯片上的无效区域。另外，源极电极层除去栅极焊盘部而配置，在元件区域端部的单元中，存在以自源极焊盘部绕过栅极焊盘部的方式形成有电流路径的区域。本发明的绝缘栅型半导体装置将电极结构设为两层，且与栅极焊盘部不重叠地配置保护二极管。在栅极焊盘部下方可以配置单元及第一层源极电极层，可以减小源极电极层内的电阻的偏差。并且，将保护二极管配置成与元件区域邻接而位于其外侧的芯片端部，且紧靠栅极焊盘部。由此，能够较大地确保可以有效进行晶体管动作的元件区域，并且可以降低配线部下方的第一源极电极层的电阻。
文档编号H01L23/492GK101794779SQ20101010630
公开日2010年8月4日 申请日期2010年1月29日 优先权日2009年1月29日
发明者宫田拓司 申请人:三洋电机株式会社;三洋半导体株式会社