制造半导体器件的方法

专利名称：制造半导体器件的方法
技术领域：
本发明的实施例涉及制造半导体器件的方法。
背景技术：
由于半导体器件的集成度变高，因此所需的晶体管应该是面积小、短沟道效应减弱并且漏电流低的晶体管。由此，研究了具有垂直沟道的晶体管。然而，制造垂直沟道晶体管的过程将会是复杂和昂贵的，并且在其制造过程中会出现工艺失败。另外，可能不容易在相同衬底上制造垂直沟道晶体管和平面晶体管。

发明内容
这些实施例涉及制造半导体器件的方法，其表现出优于现有技术的先进之处。
实施例的特征在于提供了一种制造具有垂直沟道晶体管的半导体器件的方法，其中，所述半导体器件减少了工艺的失败并具有良好的电特性。 实施例的另一特征在于提供一种制造半导体器件的方法，其中，可以容易地形成具有所需尺寸的柱。 以上和其他特征和优点中的至少一个可以通过提供一种制造半导体器件的方法来实现，所述方法包括提供衬底，所述衬底包括单晶硅并且具有第一区和第二区；在衬底的第一区中，从衬底的顶表面生长柱；形成包括第一栅结构的垂直沟道晶体管，使得第一栅结构环绕柱的中部；以及在衬底的第二区中，在衬底上形成第二晶体管，使得第二晶体管包括第二栅结构。 所述方法还可以包括在生长柱之前，蚀刻第一区中的衬底，使得第一区中的衬底的顶表面比第二区中的衬底的顶表面低。 柱的顶表面可以与第二区中的衬底的顶表面共面，或者柱的顶表面可以比第二区中的衬底的顶表面高。 所述方法还可以包括在第一区和第二区中的衬底的上部中形成隔离层图案。
可以在形成柱之前，形成隔离层图案。 生长所述柱可以包括执行激光外延生长(LEG)工艺或选择性外延生长(SEG)工艺。 所述SEG工艺可以包括在衬底的第一区中，在衬底上形成绝缘层图案；局部地去除部分绝缘层图案，以形成暴露第一区中的衬底的顶表面的开口 ；以及从衬底的顶表面生长柱。
所述LEG工艺可以包括在衬底的第一区中，在衬底上形成绝缘层图案；局部地去
除部分绝缘层图案，以形成暴露第一区中的衬底的顶表面的开口 ；在开口中形成非晶硅层；
以及对非晶硅层执行热处理，以将非晶硅层转换成包括单晶硅的柱。 所述方法还可以包括通过将杂质注入到衬底的上部来形成位线。 在生长柱之前，形成位线。
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所述方法还可以包括形成电容器，使得电容器电连接到柱。
所述方法还可以包括通过将杂质注入柱的上部来形成杂质区。
第二晶体管可以包括平面晶体管。


通过参照附图详细描述示例性实施例，使得本领域的普通技术人员对以上和其他 特征和优点变得更清楚，其中 图1示出根据实施例的半导体器件的顶视图； 图2示出沿着I-I'线截取的图1中半导体器件的横截面图； 图3示出沿着II-n'线截取的图1中半导体器件的横截面图； 图4至图17示出根据实施例的制造图1至图3中半导体器件的方法中各个阶段
的横截面图； 图18和图19示出在第二区中在衬底100上形成平面晶体管的方法中各个阶段的 横截面图； 图20和图21示出根据另一实施例的半导体器件的横截面图； 图22至图31示出根据实施例制造图20和图21中半导体器件的方法中各个阶段
的横截面图； 图32示出根据又一实施例的半导体器件的横截面图；
图33示出图32中半导体器件的柱和位线的透视图； 图34示出制造图32和图33中半导体器件的方法中各个阶段的横截面图；以及
图35示出根据又一实施例的半导体器件的柱和位线的透视图。
具体实施例方式
2009年2月2日递交到韩国知识产权局、标题为"Methods o预a皿facturing Semiconductor Devices"的韩国专利申请No. 10-2009-0007954的全部内容通过引用结合 于此。 现在，下文中将参照附图来更充分地描述示例实施例；然而，这些实施例可以以不
同形式来实现并且应该不被理解为限于本文阐述的实施例。而是，提供这些实施例，使得本
公开将是彻底和完全的，并且将把本发明的范围充分传达给本领域的技术人员。 在附图中，为了清楚地说明，可以夸大层和区的尺寸。还应该理解的是，当层被称
作在另一层"下方"时，它可以直接在其下方，并且也可以存在一个或多个中间层。另外，还
应该理解的是，当层被称作在两个层"之间"时，它可以是这两层之间唯一的一层，或者也可
以存在一个或多个中间层。类似的附图标记始终表示类似的元件。 应该理解的是，除非另外清楚地说明，否则当元件或层被称作"连接到"另一元件 或层时，它可以直接连接到另一元件或层，或者可以存在中间元件或层。如本文所使用的， 术语"和/或"包括一个和多个相关所列项的任意和全部组合。 应该理解的是，虽然术语"第一"、"第二"、"第三"等可以在本文中用来描述各种元 件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分应该不受这些术语的限 制。这些术语只是用来将一个元件、组件、区、层或部分与另一区、层或部分区分开。因此，
4在不脱离本发明构思的教导的情况下，以下讨论的第一元件、第一组件、第一区、第一层或
第一部分可以被命名为第二元件、第二组件、第二区、第二层或第二部分。 为了便于描述，可以在本文中使用诸如"更低"、"上方"、"上部"、"更高"等空间相
对术语来描述如图所示的一个元件或特征与其他元件或特征的关系。应该理解的是，除了
附图所示的方位之外，这些空间相对术语还旨在包括器件在使用或操作中的不同方位。例
如，如果将附图中的器件翻转，则被描述为在其他元件或特征"上方"的元件随后将会位于
其他元件或特征"下方"。因此，示例性术语"上方"可以包括上方和下方这两个方位。器件
可以另外地取向(旋转90度或处于其他方位)，并且本文使用的空间相对描述符将作对应理解。 本文所使用的术语只是为了描述具体示例实施例，并且不意图成为本发明构思的限制。如本文所使用的，除非另外清楚地指明，否则单数形式旨在还包括复数形式。还应该理解的是，术语"包括"和/或"包含"在本说明书中使用时指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。 本文参照作为理想示例实施例的示意图的横截面图(和中间结构)来描述示例实施例。严格说来，将预料到的是由于例如制造技术和/或容限造成的图示形状发生变化。因此，示例实施例应该不被理解为限于本文所示区的具体形状，而是将包括由例如制造导致的形状的偏差。例如，被图示为矩形的注入区将通常具有倒圆或弯曲的特征和/或在其边缘具有注入浓度梯度，而不是从注入区到非注入区的二元变化。同样，由注入形成的掩埋区会导致在掩埋区与通过其发生注入的表面之间的区中存在一些注入。因此，附图所示的区本质上是示意性的，并且它们的形状不意图示出器件区的真实形状，而不意图限制本发明构思的范围。 除非另外限定，否则本文所使用的所有术语(包括技术和科学术语)的含义与本发明构思所属领域的普通技术人员通常理解的含义相同。还应该理解的是，除非本文特别地限定，否则诸如在通用字典中定义的术语应该被理解为其含义与相关领域的背景下它们的含义一致，并且将不被理想地或者过渡正式地理解。
下文中，将参照附图详细说明实施例。 图l示出根据实施例的半导体器件的顶视图。图2示出沿着I-I'线截取的图l中半导体器件的横截面图。图3示出沿着II-II'线截取的图l中半导体器件的横截面图。
参照图1至图3，半导体器件可以包括具有第一区和第二区的衬底100。衬底100可以包括例如单晶硅。在可替选的实施方式中，衬底ioo可以包括例如单晶硅和单晶锗。第一区可以用作用于存储器单元的单元区，并且第二区可以用作用于外围电路的外围电路区。 第一区中的衬底100的第一顶表面100a可以低于第二区中的衬底100的第二顶表面100b。 可以分别在第一区和第二区中的衬底100上形成第一隔离层图案124a和第二隔离层图案124b。因此，衬底100可以包括由第一区中的第一隔离层图案124a划分的多个第一有源区。另外，衬底100可以包括由第二区中的第二隔离层图案124b划分的多个第二有源区。第一隔离层图案124a具有的底部可以低于第二隔离层图案124b的底部。
每个第一有源区可以在第一方向上延伸。可以在衬底100的每个第一有源区的上部形成第一杂质区。第一杂质区可以用作位线112a，所述位线112a电连接在第一方向上对准的多个柱130。 柱130可以形成在衬底100的第一有源区上。具体来讲，柱130可以形成在第一方向上延伸的衬底100的每个第一有源区上。柱130具有的宽度可以比每个第一有源区的宽度窄。 柱130的顶表面可以等于第二区中衬底100的第二顶表面lOOb(即，与之共面)或者高于该第二顶表面lOOb。 可以在衬底100上形成氧化物层120和/或第一衬里122。 可以在第一区中的第一衬里122上形成绝缘层图案133，以便环绕柱130的下部。
可以在柱130的侧壁上形成第一栅绝缘层134。可以在绝缘层图案133上形成第一栅电极136a，以覆盖第一栅绝缘层134的一部分。具体来讲，第一栅电极136a可以环绕柱130中部上的第一栅绝缘层134中的部分。第一栅电极136a与第一栅绝缘层134 —起可以被限定为第一栅结构。第一栅电极136a可以在与第一方向垂直的第二方向上延伸。第一栅电极136a可以用作字线。 可以在每个柱130的上部处形成第二杂质区138，以用作第一源/漏区。 第一栅电极136a、第一栅绝缘层134和第二杂质区138可以形成衬底100第一区
中的垂直沟道晶体管。 可以在第一栅电极136a、第一栅绝缘层134和绝缘层图案133上形成第二衬里142。可以在第二衬里142上形成第一绝缘间层144，以填充第一栅电极136a之间以及柱130之间的空间。 可以在衬底100的每个第二有源区上形成平面晶体管。该平面晶体管可以包括第二栅结构152和第二源/漏区151。第二栅结构152可以包括在衬底100的第二有源区上顺序堆叠的第二栅绝缘层图案146、第二栅电极148和掩模150。在与第二栅结构152相邻的第二有源区的上部，可以形成第二源/漏区151。 可以在衬底100、第二隔离层图案124b、绝缘层图案133和第一绝缘间层144上形成第二绝缘间层154，以覆盖第二栅结构152。第一接触插塞155a可以形成为穿过第一绝缘间层144和第二绝缘间层154。第一布线156a可以形成在第二绝缘间层154上，以被电连接到第一接触插塞155a。第二接触插塞155b可以形成为穿过第二绝缘间层144和掩模
150。 第二布线156b可以形成在第二绝缘间层154上，以被电连接到第二接触插塞155b。其他布线(未示出)可以进一步形成在第二绝缘间层154上，以被电连接到第二源/漏区
151。 电容器158可以被形成为电连接到相应的柱130。每个电容器158可以包括下电极158a、电介质层158b和上电极158c。下电极158a可以具有例如圆柱形形状或柱形状。
如上所述，可以在第一区中的衬底IOO上形成多个存储器单元，每个存储器单元包括垂直沟道晶体管和电容器。另外，可以在第二区中的衬底100上形成具有平面晶体管的外围电路。 可替选地，存储器单元可以不包括电容器并且可以因此具有1T结构。 图4至图17示出根据实施例的制造图1至图3中半导体器件的方法的各个阶段的横截面图。 参照图4，可以提供包括第一区和第二区的衬底100。衬底100可以包括例如单晶 硅。在一个实施方式中，衬底ioo可以包括例如单晶硅和单晶锗。第一区可以用作单元区 并且第二区可以用作外围区。 可以在衬底100上形成衬垫氧化物层和第一硬掩模层。可以通过将衬底100的顶 表面热氧化来形成衬垫氧化物层。可以使用化学气相沉积(CVD)工艺由例如氮化硅来形成 第一硬掩模层。 可以使用第一光致抗蚀剂图案(未示出)将第一硬掩模和衬垫氧化物层构图，以 形成第一硬掩模104和衬垫氧化物层图案102。随后，可以去除第一光致抗蚀剂图案。
使用第一硬掩模104和衬垫氧化物层图案102作为蚀刻掩模，可以去除衬底100 的第一区和第二区中的一部分。通过例如各向异性蚀刻工艺，可以去除第一区和第二区中 的该部分。具体来讲，第一区可以被去除比第二区更大的部分。因此，衬底100的第一区具 有的第一顶表面100a可以比第二区中衬底100的第二顶表面100b低。
第二区中被去除的部分可以提供用于形成第二隔离层图案124b(参见图9)的空 间，并且因此第二隔离层图案124b的底部可以与衬底100的第一区的第一顶表面100a基 本上处于相同水平面，即共面。 参照图5，可以在衬底100上形成第二光致抗蚀剂图案110，以暴露衬底100的第一区。 可以将杂质注入衬底100中被暴露的第一区中，以在衬底100上部处形成第一杂 质区112。然后，可以通过例如灰化工艺和/或剥离工艺去除第二光致抗蚀剂图案110。
参照图6，可以在衬底100上形成第二硬掩模层(未示出)，以覆盖第一硬掩模104 和衬垫氧化物层图案102。可以由相对于第一硬掩模104具有蚀刻选择性的材料形成第二 硬掩模层。在一个实施方式中，可以由例如氧化硅形成第二硬掩模层。可以将第二硬掩模 层的上部平坦化，直到暴露了第一硬掩模104的顶表面。 可以在第二硬掩模层和第一硬掩模104上形成第三光致抗蚀剂图案116。在第一 区中，第三光致抗蚀剂图案116可以暴露在第一方向上延伸的第二硬掩模层的一部分。在 第二区中，第三光致抗蚀剂图案116可以覆盖第二硬掩模层和第一硬掩模104。
可以使用第三光致抗蚀剂图案116作为蚀刻掩模将第二硬掩模层构图，以形成第 二硬掩模114。然后，可以通过例如灰化工艺和/或剥离工艺去除第三光致抗蚀剂图案116。
参照图7，可以使用第二硬掩模114作为蚀刻掩模来部分地去除部分衬底100，以 在衬底100的第一区的上部形成多个沟槽118。可以通过例如各向异性蚀刻工艺来部分地 去除衬底100的这些部分。 沟槽118可以具有这样的深度，该深度使得沟槽118的底部比第一杂质区112的 底部低。因此，可以由沟槽118限定在第一方向上延伸并且用作位线的多个第一杂质区 112a。另外，第一区中的衬底100可以包括由沟槽118划分的多个第一有源区。
参照图8，可以从衬底100去除第二硬掩模114。在一个实施方式中，可以通过例 如湿法蚀刻工艺去除第二硬掩模114。 可以将包括沟槽118底部和侧壁的衬底100的顶表面热氧化，以形成氧化物层 120。可以在氧化物层120、衬垫氧化物层图案102和第一硬掩模104上形成第一衬里122。
7可以由例如氮化硅形成第一衬里122。在一个实施方式中，为了精简工艺，可以不形成氧化层120和第一衬里122中的一个。 参照图9，可以在第一衬里122上形成绝缘层124，以填充沟槽118。在第二区中的
衬底100的第二顶表面100b上方，绝缘层124具有的高度可以比第一衬里122的高度高。
可以由例如具有良好间隙填充特性的氧化硅形成绝缘层124。可以将绝缘层124的上部平
坦化，直到暴露衬底100第二顶表面100b上方的第一衬里122中的部分。 填充沟槽118的绝缘层124中的部分可以是第一隔离层图案124a，并且第二区中
的绝缘层124的一部分可以是第二隔离层图案124b。第一区中绝缘层124的剩余部分可以
是第一绝缘层图案124c。 可以在第二区中衬底100的第二顶表面100b上方的第一衬里122中的部分、第一绝缘层图案124c和第二隔离层图案124b上，形成第四光致抗蚀剂图案126。第四光致抗蚀剂图案126可以具有暴露部分第一绝缘层图案124c的孔。 参照图IO，使用第四光致抗蚀剂图案126作为蚀刻掩模，可以去除第一绝缘层图案124c的暴露部分以及其下方的第一衬里122和氧化物层120的一部分。因此，暴露第一区中衬底100的部分顶表面的开口 128可以被形成为穿过第一绝缘层图案124c、第一衬里122和氧化物层120。然后，可以通过例如灰化工艺和/或剥离工艺去除第四光致抗蚀剂图案126。 在随后的工艺中，可以在开口 128中形成柱130(参见图11)。因此，通过控制开口128的宽度，柱130可以具有所需的宽度。 在一个实施方式中，可以在开口 128的侧壁上进一步形成间隔物(未示出)，使得柱130可以具有较窄的宽度。 参照图11，可以在第一区中衬底100的暴露顶表面上形成柱130，以填充开口 128。可以通过例如在衬底100的暴露顶表面上进行外延生长工艺来形成柱130，使得柱130可以包括单晶硅和/或单晶锗。可以通过例如选择性外延生长(SEG)工艺或激光外延生长(LEG)工艺来形成柱130。 LED工艺可以如下方式执行。可以在衬底100和第一绝缘层图案124c上形成非晶硅层，以填充开口 128。可以将非晶硅层的上部平坦化，直到暴露第一绝缘层图案124c的顶表面，以在开口 128中形成非晶硅层。可以使用例如激光束对非晶硅层图案进行热量加热，使得非晶硅可以转变为单晶硅。因此，可以在开口 128中形成具有单晶硅的柱130。由于例如转变过程中的收縮，导致柱130具有的高度可以比形成柱130的非晶硅层图案的高度低。 SEG工艺可以以如下工艺执行。可以去除开口 128底部的天然氧化物层，以暴露衬
底100的顶表面。然后，可以使用衬底100的暴露顶表面作为晶种来生长单晶硅层。可以
生长单晶硅层以填充开口 128，并且可以将单晶硅层的上部平坦化以形成柱130。 如果柱是通过蚀刻体硅衬底来形成的，则在形成了柱之后，可以通过蚀刻体硅衬
底来形成隔离层图案。另外，可以通过将杂质注入体衬底来形成位线。然而，根据一个实施
例，由于以上工艺，而使具有单晶硅的柱不会受损。另外，因为用于形成隔离层图案的沟槽
不会太深，所以可以易于形成隔离层图案。 因为可以在形成位线112a以及隔离层图案124a和124b之后形成柱130，所以根
8CN 101794736 A
据一个实施例形成的柱130不会受损。另外，沟槽118可以不具有深的深度，使得可以容易 地形成第一隔离层图案124a。 在一个实施方式中，随后可以将杂质注入柱130中，以形成用作第一源/漏区的第 二杂质区138(参见图13)。 参照图12，可以在第二区中衬底IOO第二顶表面100b上方的第一衬里122中的部 分和第二绝缘层图案124b上，形成第五光致抗蚀剂图案132。 可以使用第五光致抗蚀剂图案132作为蚀刻掩模，去除第一绝缘层图案124c的上 部，以在第一区中形成绝缘层图案133。因此，可以暴露柱130的侧壁。在一个实施方式中， 可以通过例如湿法蚀刻工艺，去除第一绝缘层图案124c的上部。 绝缘层图案133可以环绕柱130的下部。另外，柱130的上部可以从绝缘层图案 133突出。然后，可以通过例如灰化工艺和/或剥离工艺，去除第五光致抗蚀剂图案132。
参照图13，可以在柱130的暴露表面上形成第一栅绝缘层134。可以通过例如对 柱130的暴露表面进行热氧化以形成氧化硅，来形成第一栅绝缘层134。在可替选的实施方 式中，可以通过例如CVD工艺在柱的暴露表面上沉积氧化硅来形成第一栅绝缘层134。
可以在绝缘层图案133上形成栅传导层136，以覆盖第一栅绝缘层134和柱130。 可以由例如多晶硅、诸如钨、钽、铝等的金属、诸如氮化钨、氮化钽、氮化铝等的金属氮化物 和/或诸如硅化钨、硅化钽等的金属硅化物来形成栅传导层136。 可以将栅传导层136的上部平坦化，直到暴露柱130顶表面上的第一栅绝缘层134 中的部分。然后，可以去除经过平坦化的栅传导层136的上部，使得栅传导层136具有的高 度可以比柱130的高度低。可以通过例如干法蚀刻工艺或湿法蚀刻工艺，去除经过平坦化 的栅传导层136的上部。因此，栅传导层136可以环绕柱130中部上的第一栅绝缘层134 中的部分。即，栅传导层136具有的高度可以比第二区中衬底的第二顶表面100b上方的第 一衬里122中的部分的高度低。 柱130可以从栅传导层136的顶表面突出。即，可以暴露柱130上部上的第一栅 绝缘层134中的部分。 可以将杂质注入到柱130的上部中，以形成第二杂质区138，其可以用作第一源/ 漏区。如果先前如上所述形成了第二杂质区138，则在此可以省略该工艺。
图14和图15示出根据实施例由栅传导层136形成栅电极136a的方法中各个阶 段的横截面图。具体来讲，图14示出在第二方向上截取的半导体器件的横截面图；并且图 15示出在第一方向上截取的半导体器件的横截面图。 参照图14和图15，可以在第二区中衬底100的第二顶表面100b上方的第一衬里 122中的部分、第一栅绝缘层134、栅电极136a和第二隔离层图案124b上，形成第六光致抗 蚀剂图案140。第六光致抗蚀剂图案140可以具有在第一区中从其穿过的孔，每个孔在第二 方向上延伸。第六光致抗蚀剂图案140可以覆盖第一区中的柱130和第二区中的衬底100。
可以使用第六光致抗蚀剂图案140作为蚀刻掩模来蚀刻栅传导层136，以形成多 个第一栅电极136a。每个第一栅电极136可以在第二方向上延伸并且环绕柱130的中部。 第一栅电极136a可以用作字线。然后，可以去除第六光致抗蚀剂图案140。
如上所述，可以在第一区中的衬底100上形成垂直沟道晶体管。
图16和图17示出在栅电极136a之间和柱130之间形成绝缘间层144的方法中各个阶段的横截面图。具体来讲，图16示出在第二方向上截取的半导体器件的横截面图； 并且图17示出在第一方向上截取的半导体器件的横截面图。 参照图16和图17，可以在第一栅电极136a、第一栅绝缘层134和绝缘层图案133 上形成第二衬里142。第二衬里142可以由例如氮化硅形成。第二衬里142可以保护栅电 极136a和柱130。 可以在第一衬里122和第二衬里142以及第二隔离层图案124b上形成绝缘间层
144，以填充栅电极136a之间和柱130之间的空间。绝缘间层144具有的高度可以比第二
区中衬底100的第二顶表面100b上方的第一衬里122中的部分的高度高。可以将绝缘间
层144的上部平坦化，直到暴露第二顶表面100b上方的第一衬里122中的部分。 图18和图19示出在第二区中的衬底100上形成平面晶体管的方法中各个阶段的
横截面图。具体来讲，图18示出在第二方向上截取的半导体前器件的横截面图；并且图19
示出在第一方向上截取的半导体器件的横截面图。 参照图18和图19，可以去除第二区中衬底100的第二顶表面100b上方的第一衬 里122中的、第一硬掩模104中的和衬垫氧化物层图案102中的部分，由此暴露出第二区中 衬底100的第二顶表面100b。在去除工艺中，还可以去除第二隔离层图案124b的上部。
在第二区中被暴露的衬底100上，可以顺序地形成第二栅绝缘层、传导层和第三 硬掩模层。可以将第三硬掩模层构图，以形成第三硬掩模150。使用第三硬掩模150，可以 将传导层和第二栅绝缘层构图，以分别形成第二栅电极148和第二栅绝缘层图案146。第 二栅绝缘层图案146、第二栅电极148和第三硬掩模150可以形成第二栅结构152。可以在 第二栅结构152的侧壁上形成间隔物153。可以通过向第二区中衬底100的上部内注入杂 质，在第二区中衬底IOO的上部处形成第二源/漏区151。因此，可以形成平面晶体管。
参照图2和图3，电容器158可以形成在柱130和绝缘间层144上，以被电连接到 柱130。可以通过例如在柱130和绝缘间层144上顺序堆叠下电极158a、电介质层158b和 上电极158c来形成每个电容器158。在形成下电极158a之前，可以去除柱130顶表面上的 第一栅绝缘层134中的和第二衬里142中的部分。下电极158a可以具有圆柱形形状或柱 形状。 在可替选的实施方式中，可以不形成电容器158，使得半导体器件可以具有1T的 结构。 第二绝缘间层154可以形成在衬底100、第二隔离层图案124b、绝缘层图案133和 第一绝缘间层144上，以覆盖第二栅结构152。第一接触插塞155a可以形成为穿过第一绝缘 间层144和第二绝缘间层154，并且第二接触插塞155b可以形成为穿过第二绝缘间层154 和掩模150。第一布线156a可以形成在第二绝缘间层154上，以被电连接到第一接触插塞 155a。第二布线156b可以形成在第二绝缘间层154上，以被电连接到第二接触插塞155b。 其他布线(未示出)可以进一步形成在第二绝缘间层154上，以被电连接到第二源/漏区 151。 如上所述，可以制造出具有包括垂直沟道晶体管的存储器单元和包括平面晶体管 的外围电路。 图20和图21示出根据另一实施例的半导体器件的横截面图。具体来讲，图20示 出在第二方向上截取的半导体器件的横截面图；并且图21示出在与第二方向垂直的第一方向上截取的半导体器件的横截面图。 参照图20和图21，半导体器件可以具有包括第一区和第二区的衬底200。第一区 中衬底200的顶表面具有的高度可以与第二区的高度基本上相同，S卩，共面。可以在衬底 200与第一栅电极238之间形成蚀刻停止层228。蚀刻停止层228可以使衬底200与第一 栅电极238电绝缘。蚀刻停止层228可以覆盖第二区中的第二栅结构221和间隔物222。
可以在第一区中的衬底200上形成垂直沟道晶体管。垂直沟道晶体管可以具有包 括单晶硅的柱234。可以在每个柱234的上部处形成杂质区240。每个垂直沟道晶体管还 可以包括第一栅电极238，该第一栅电极238环绕柱234的中部以及柱234表面上的第一栅 绝缘层237。用作位线的多个第一源/漏区226可以形成在衬底200的上部。每个位线可 以在第一方向上延伸，并且可以电连接在第一方向上对准的一些柱234。
可以在第二区中的衬底200上形成平面晶体管。平面晶体管可以包括第二栅结构 221，第二栅结构221具有在衬底200上顺序堆叠的第二栅绝缘层图案216、第二栅电极218 和掩模220。平面晶体管还可以包括在与第二栅结构221相邻的衬底200的上部中的第二 源/漏区223。 图20和图21中的每个垂直晶体管和每个平面晶体管可以分别具有与图2和图3 中的垂直晶体管和平面晶体管基本上相同的结构。 可以在第一区的衬底200上形成第一隔离层图案214a，并且可以在第二区的衬底 200上形成第二隔离层图案214b。可以在衬底200与隔离层图案214a和214b之间形成氧 化物层210和/或第一衬里212。 可以在第一栅电极238、第一栅绝缘层237和蚀刻停止层228上形成第二衬里 242。可以在第二衬里242上形成第一绝缘间层244，以填充第一栅电极238之间和柱234 之间的空间。 可以在蚀刻停止层228上形成第二绝缘间层230，以覆盖第二栅结构221。可以在 第一绝缘间层244和第二绝缘间层230上形成第三绝缘间层246。 第一接触插塞247a可以形成为穿过第一绝缘间层244和第三绝缘间层246。第一 布线248a可以形成在第三绝缘间层246上，以便被电连接到第一接触插塞248a。第二接 触插塞247b可以形成为穿过第二绝缘间层230和第三绝缘间层246、蚀刻停止层228以及 掩模220。第二布线248b可以形成在第三绝缘间层246上，以便被电连接到第二接触插塞 248b。其他布线(未示出)可以进一步形成在第三绝缘间层246上，以便被电连接到第二 源/漏区223。电容器250可以形成在第一绝缘间层244上，以便被电连接到柱234，电容 器250包括下电极250a、电介质层250b和上电极250c。 图22至图31示出根据实施例的制造图20和图21中半导体器件的方法中各个阶 段的横截面图。 参照图22，可以提供具有第一区和第二区的衬底200。衬底200可以包括例如单 晶硅。第一区可以用作用于存储器单元的单元区，并且第二区可以用作用于外围电路的外 围电路区。 可以在衬底200上形成衬垫氧化物层和第一硬掩模层。可以通过例如热氧化衬底
200的顶表面来形成衬垫氧化物层。可以由例如氮化硅形成第一硬掩模层。 可以在第一硬掩模层上形成第一光致抗蚀剂图案。使用第一光致抗蚀剂图案作为蚀刻掩模，可以将第一硬掩模层和衬垫氧化物层构图。因此，可以在衬底200上形成衬垫氧 化物层图案202和第一硬掩模204。可以通过例如灰化工艺和/或剥离工艺去除第一光致 抗蚀剂图案。 使用第一硬掩模204和衬垫氧化物层图案202作为蚀刻掩模，可以局部地去除衬 底200的一部分，以分别在第一区和第二区中的衬底200上部处形成第一沟槽206和第二 沟槽208。在一个实施方式中，第一沟槽206具有的宽度可以比第二沟槽208的宽度窄。
使用第一硬掩模204和衬垫氧化物层图案202作为离子注入掩模，可以将杂质注 入衬底200中，以形成杂质区(未示出)。 参照图23，可以对包括第一沟槽206和第二沟槽208的底部和侧壁的衬底200的 顶表面进行热氧化，以形成氧化物层210。可以在氧化物层210、衬垫氧化层图案202和第 一硬掩模204上形成第一衬里212。第一衬里212可以由例如氮化硅形成。
可以在第一衬里212上形成绝缘层(未示出)，以填充第一沟槽206和第二沟槽 208。可以由例如具有良好间隙填充特性的氧化硅来形成绝缘层。可以将绝缘层的上部平 坦化，直到暴露第一硬掩模204上的第一衬里212中的部分。 填充第一沟槽206的绝缘层中的部分可以是第一隔离层图案214a，并且填充第二 沟槽208的绝缘层中的部分可以是第二隔离层图案214b。衬底200可以由隔离层图案214a 和214b划分成有源区和隔离区。在第一区中的有源区中的部分可以是第一有源区，在第二 区中的有源区中的部分可以是第二有源区。 参照图24，可以通过例如湿法蚀刻工艺去除第一硬掩模204上的第一衬里212中 的部分和衬垫氧化物层图案202。 在湿法蚀刻工艺中，可以去除隔离层图案214a和214b的上部，使得隔离层图案
214a和214b的顶表面具有的高度可以与衬底200的高度基本上相同。 可以在第二区中的衬底200的暴露部分上，顺序形成第二栅绝缘层、传导层和第
二硬掩模层。可以将第二硬掩模层构图，以形成第二硬掩模220。使用第二硬掩模220，可
以将传导层和第二栅绝缘层构图，以分别形成第二栅电极218和第二栅绝缘层图案216。第
二栅绝缘层图案216、栅电极218和第二硬掩模220可以形成第二栅结构221。可以在第二
栅结构221的侧壁上形成间隔物222。 可以在第一区中的衬底200上形成第二光致抗蚀剂图案(未示出)。通过使用第 二光致抗蚀剂图案和第二栅结构221作为离子注入掩模向与第二栅结构221相邻的第二区 中的衬底200的上部注入杂质，在与第二栅结构221相邻的第二区中的衬底200的上部处 形成第二源/漏区223。因此，可以在第二区中的衬底200上形成平面晶体管。然后可以去 除第二光致抗蚀剂图案。 参照图25，可以在第二区中的衬底200上形成第三抗蚀剂图案224，以便覆盖平面 晶体管。使用第三光致抗蚀剂图案作为离子注入掩模，可以将杂质注入衬底200中，以形成 多个第一杂质区226。每个第一杂质区226可以在第一方向上延伸，并且用作位线。然后可 以去除第三光致抗蚀剂图案224。 在可替选的实施方式中，可以在形成衬垫氧化物层和第一硬掩模层之前，形成杂 质区。具体来讲，通过在第一区中的衬底200上部处形成第一沟槽206，可以将杂质区划分 成第一杂质区226。
参照图26，可以在衬底200、隔离层图案214a和214b、第二栅结构221和间隔物222上，形成蚀刻停止层228。蚀刻停止层228可以由例如氮化硅形成。可以在蚀刻停止层228上形成第二绝缘间层230。 参照图27，可以在第二绝缘间层230上形成第四光致抗蚀剂图案(未示出)。第四光致抗蚀剂图案可以具有在第一方向上延伸的？L。可以使用第四光致抗蚀剂图案作为蚀刻掩模，蚀刻第二绝缘间层230和蚀刻停止层228，以形成暴露第一杂质区226的开口 232。
在一个实施方式中，可以在开口 232的侧壁上形成间隔物(未示出)，由此减小开口 232的宽度。 参照图28，可以在第一杂质区226上形成柱234。可以使用暴露的第一杂质区226作为晶种，通过例如SEG工艺或LEG工艺来形成柱234。因此，柱234可以包括单晶硅。
参照图29，在第二区中的第二绝缘间层230上，可以形成第五光致抗蚀剂图案236。 使用第五光致抗蚀剂图案236作为蚀刻掩模，可以蚀刻第二绝缘间层230，以便暴露蚀刻停止层228。蚀刻工艺可以包括例如干法蚀刻工艺或湿法蚀刻工艺。通过例如灰化工艺和/或剥离工艺，可以去除第五光致抗蚀剂图案236。 参照图30，可以在柱234的表面上形成第一栅绝缘层237。可以通过例如对柱234的表面进行热氧化来形成第一栅绝缘层237。在可替选的实施方式中，可以通过例如在柱234的表面上沉积氧化硅来形成第一栅绝缘层237。 可以在第一栅绝缘层237和蚀刻停止层228上形成第一栅电极238。可以通过与
参照图13至图15示出的工艺基本上相同的工艺来形成第一栅电极238。 第一栅电极238可以通过蚀刻停止层228与衬底200电绝缘。 可以将杂质注入柱234的上部，以形成用作源/漏区的第一杂质区240。 参照图31，可以在第一栅电极238和第一栅绝缘层237上形成第二衬里242。第
二衬里242可以由例如氮化硅形成。可以在第二衬里242上形成第一绝缘间层244，以填充
柱234之间的空间。可以将第一绝缘间层244的上部平坦化，直到暴露柱234顶表面上方
的第二衬里242中的部分。 参照图20和图21，在第一绝缘间层244和第二绝缘间层230上，可以形成第三绝缘间层246。 第一接触插塞247a可以被形成穿过第一绝缘间层244和第三绝缘间层246。第二接触插塞247b可以被形成为穿过第二绝缘间层230和第三绝缘间层246、蚀刻停止层228和掩模220。第一布线248a可以形成在第三绝缘间层246上，以便被电连接到第一接触插塞248a。第二布线248b可以形成在第三绝缘间层246上，以便被电连接到第二接触插塞248b。其他布线(未示出)可以进一步形成在第三绝缘间层246上，以便被电连接到第二源/漏区223。 电容器250可以形成在第一绝缘间层244上，以便被电连接到柱234，电容器250包括下电极250a、电介质层250b和上电极250c。 如上所述，可以容易并有效地制造具有垂直沟道晶体管和平面晶体管的半导体器件。 图32示出根据又一实施例的半导体器件的横截面图。图33示出图32中半导体器件的柱和位线的透视图。 图32中的半导体器件可以与图2中的半导体器件基本上相同，不同之处在于位线可以具有包括传导图案和杂质区的堆叠结构。因此，类似的附图标记表示类似的元件，并且在此省略重复的说明。 参照图32和图33，半导体器件可以包括衬底100的每个第一有源区上部处的传导图案300a。 传导图案300a可以电连接到第一杂质区112a。传导图案300a可以由例如金属、金属氮化物、金属硅化物等形成。传导图案300a可以具有例如单层或多层结构。在一个实施方式中，金属硅化物可以包括例如硅化钴、硅化钛等。 第一杂质区112a与传导图案300a —起可以用作位线。因为传导图案300a具有低电阻，所以位线可以具有降低的电阻。 如图32所示，第一区中衬底100的顶表面具有的高度可以不与第二区的高度相同。然而，与图20中的半导体器件类似，在可替选的实施方式中，衬底IOO在整个第一区和第二区上可以具有均匀的顶表面，即，共面的顶表面。 图34示出在制造图32和图33的半导体器件的方法中各个阶段的横截面图。制造图32和图33的半导体器件的方法与图4至图17所示的方法基本上相同，不同之处在于传导图案300a的形成。因此，可以使用图4至图17之中的一些附图来示出制造本实施例的半导体器件的方法中的阶段。 参照图34，可以在图5中的第一区中的衬底100上形成传导层300。可以通过例如沉积工艺和热处理工艺形成传导层300。 具体来讲，可以在第二区中的衬底100上形成阻挡层图案(未示出)。阻挡层可以由例如氮化硅形成。可以在衬底100和阻挡层图案上形成金属层(未示出)。可以对衬底IOO执行热处理工艺，使得金属层中的金属和衬底100中的硅可以相互反应。因此，可以在衬底100上形成包括例如金属氮化物的传导层300。可以去除金属层中不与硅反应的部分以及阻挡层。 然后，可以执行与参照图6至图IO所示的工艺基本上相同的工艺。当去除第一绝缘层图案124c的暴露部分以及在其下方的第一衬里122和氧化物层120的一部分时，还可以去除传导层300的一部分，由此形成传导图案300a。 可以执行与参照图11至图19、图2和图3所示的工艺基本上相同的工艺，使得可以制造出半导体器件。 图35示出根据又一实施例的半导体器件的柱和位线的透视图。 图35中的半导体器件与图33中的器件基本上相同，不同之处在于柱的位置和第
一有源区的形状。因此，类似的附图标记表示类似的元件，并且在此省略了重复说明。 参照图35，第一有源区可以在第一方向上延伸。第一有源区在与第一方向垂直的
第二方向上具有可以根据位置而变化的宽度。即，第一有源区在没有形成柱130a的第一位
置处可以具有第一宽度，并且在形成有柱130a的第二位置处可以具有第二宽度，所述第二
宽度大于所述第一宽度。在第二位置处，第一有源区可以在第二方向上突出。 如图35所示，柱130a可以以Z字形来设置，即， 一个柱130a可以在第一有源区的
特定部分处沿着第二方向形成。在可替选的实施方式中，两个柱130a可以在第一有源区的特定部分处沿着第二方向形成。 第一有源区具有的宽度可以大于柱130a的宽度。因此，半导体器件可以包括足够的传导图案300a，由此使位线的电阻降低。 可以通过与参照图34所示的方法基本上相同的方法来制造图35所示的半导体器件。然而，柱130a的位置和第一有源区的形状与图33中的半导体器件的不同，并因此用于形成第一有源区和柱130a的蚀刻掩模图案可以不同。 根据一个实施例，可以在相同衬底上容易地形成垂直沟道晶体管和平面晶体管。
根据一个实施例，可以通过例如外延生长工艺形成柱，并由此可以容易地形成具有所需尺寸的柱。 另外，可以在形成柱之前形成位线，由此容易形位线。另外，可以在形成柱子花钱形成隔离层图案，由此容易形成隔离层图案。因此，具有包括柱的垂直沟道晶体管的半导体器件可以具有良好的电特性。 本文已经公开了示例实施例，并且虽然采用了特定术语，但是使用它们只是出于总体说明的目的，而不是为了进行限制。因此，本领域的普通技术人员应该理解的是，在不脱离下面权利要求阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种变化。
1权利要求
一种制造半导体器件的方法，所述方法包括提供衬底，所述衬底包括单晶硅并且具有第一区和第二区；在所述衬底的所述第一区中，从所述衬底的顶表面生长柱；形成包括第一栅结构的垂直沟道晶体管，使得所述第一栅结构环绕所述柱的中部；以及在所述衬底的所述第二区中，在所述衬底上形成第二晶体管，使得所述第二晶体管包括第二栅结构。
2. 根据权利要求1所述的方法，还包括在生长所述柱之前，蚀刻所述第一区中的所述 衬底，使得所述第一区中的所述衬底的项表面比所述第二区中的所述衬底的顶表面低。
3. 根据权利要求1所述的方法，其中，所述柱具有的顶表面与所述第二区中的所述衬 底的顶表面共面，或者所述柱具有的顶表面比所述第二区中的所述衬底的顶表面高。
4. 根据权利要求1所述的方法，还包括在所述第一区和所述第二区中的所述衬底的 上部形成隔离层图案。
5. 根据权利要求4所述的方法，其中，形成所述隔离层图案的步骤发生在形成所述柱之前。
6. 根据权利要求1所述的方法，其中，生长所述柱的步骤包括执行激光外延生长LEG 工艺或选择性外延生长SEG工艺。
7. 根据权利要求6所述的方法，其中，生长所述柱的步骤包括所述SEG工艺，所述SEG 工艺包括在所述衬底的所述第一区中，在所述衬底上形成绝缘层图案；局部地去除所述绝缘层图案的一部分，以便形成暴露所述第一区中所述衬底顶表面的 开口 ；以及从所述衬底的所述顶表面生长所述柱。
8. 根据权利要求6所述的方法，其中，生长所述柱的步骤包括所述LEG工艺，所述LEG 工艺包括在所述衬底的所述第一区中，在所述衬底上形成绝缘层图案；局部地去除所述绝缘层图案的一部分，以形成暴露所述第一区中所述衬底顶表面的开□;在所述开口中形成非晶硅层；以及对所述非晶硅层执行热处理，以将所述非晶硅层转换成包括单晶硅的所述柱。
9. 根据权利要求1所述的方法，还包括通过将杂质注入到所述衬底的上部来形成位线。
10. 根据权利要求9所述的方法，其中，形成所述位线的步骤发生在生长所述柱之前。
11. 根据权利要求1所述的方法，还包括形成电容器，使得所述电容器被电连接到所 述柱。
12. 根据权利要求1所述的方法，还包括通过将杂质注入所述柱的上部来形成杂质区。
13. 根据权利要求1所述的方法，其中，所述第二晶体管包括平面晶体管。
全文摘要
一种制造半导体器件的方法，所述方法包括提供衬底，所述衬底包括单晶硅并且具有第一区和第二区；在所述第一区中，从所述衬底的顶表面开始生长柱；形成包括第一栅结构的垂直沟道晶体管，使得所述第一栅结构环绕所述柱的中部；以及在所述衬底的所述第二区上形成第二晶体管，使得所述第二晶体管包括第二栅结构。
文档编号H01L21/8239GK101794736SQ201010110970
公开日2010年8月4日 申请日期2010年2月2日 优先权日2009年2月2日
发明者吴容哲, 金冈昱 申请人:三星电子株式会社