专利名称：电荷俘获非挥发半导体存储器及其制造方法
技术领域：
本发明涉及一种非挥发存储器，尤其涉及一种电荷俘获非挥发半导体存储器及其 制备方法。
背景技术：
非挥发存储器(Non-volatile Memory)由于具有低功耗、小体积、高密度、可重复 擦写等特性，在移动通信、数据终端、多媒体、消费类电子及国防电子装备等领域具有广泛 的应用。非挥发存储器主要包括浮栅(Floating Gate)非挥发半导体存储器和电荷俘获 (Charge Trapping)非挥发半导体存储器。浮栅非挥发半导体存储器是利用多晶硅形成浮 栅，并且电荷存储在浮栅中，因此如果所述多晶硅中存在任何缺陷，则电荷保留时间将显著 降低。相反，电荷俘获非挥发半导体存储器是使用氮化物层代替所述多晶硅，电荷存储在氮 化物层中，因此对缺陷的敏感性相对较低。此外，相较于浮栅非挥发半导体存储器，电荷俘 获非挥发半导体存储器具有更好的可缩微性。另外，电荷俘获非挥发半导体存储器还具有 分立的存储介质、较薄有隧穿氧化层、良好的数据保持特性以及完全与微电子工艺兼容等 优点。因此，目前电荷俘获非挥发半导体存储器被认为在30纳米以下将逐渐取代浮栅非挥 发半导体存储器。一般而言，电荷俘获非挥发半导体存储器的编程和擦除技术来源于沟道 热电子发射(Channel Hot-Election Injection)与沟道热空穴发射(Channel Hot-HoleInjection)。电荷俘获非挥发半导体存储器的编程(Program)是通过传统的沟道 热电子发射在漏端附近完成的，而擦除(Erase)则是通过沟道热空穴发射在漏端附近完成 的。目前，电荷俘获非挥发半导体存储器的源极和漏极同为P-N结结构。然而随着器件的尺寸越来越小，所述电荷俘获非挥发半导体存储器的沟道长度也 相应不断地缩短。为了产生充足的漏端热空穴注入，源极和漏极同为P-N结结构这一特征 导致编程电压很难被缩小，热电子注入效率低，编程速度慢，功耗较大。
发明内容
针对所述电荷俘获非挥发半导体存储器存在的问题，有必要提供一种编程电压 低、编程速度快、功耗较低及可靠性较高的电荷俘获非挥发半导体存储器。同时，也有必要提供一种所述非挥发半导体存储器制备方法。一种电荷俘获非挥发半导体存储器，其包括半导体衬底、源极区域、漏极区域、依 次形成在所述半导体衬底上的隧道绝缘层、电荷俘获层、阻挡绝缘层和栅电极。所述漏极区 域及源极区域均包括混合的半导体结，所述混合的半导体结包括金属半导体结和P-N结。优选地，所述源极区域的金属半导体结的金属为金属硅化物，所述金属硅化物为 硅化钴、硅化镍、硅化钛、硅化钨、硅化钼中任意一种。优选地，所述半导体衬底具有所述漏极区域及源极区域，所述P-N结是所述半导体衬底对应漏极及源极区域的部分掺杂之后与所述半导体衬底分别接触形成。优选地，所述电荷俘获非挥发半导体存储器进一步包括形成在所述栅电极上的第
一金属层，所述第一金属层是金属钨层或者硅化钨层。优选地，所述电荷俘获非挥发半导体存储器进一步包括形成在所述第一金属层上 的硬掩膜层。优选地，所述隧道绝缘层形成在所述半导体衬底上除所述源极区域和所述漏极区 域以外的区域，所述电荷俘获层、阻挡绝缘层、栅电极、第一金属层及硬掩膜层依次形成在 所述隧道绝缘层上。优选地，所述电荷俘获非挥发半导体存储器进一步包括侧墙，所述半导体衬底上 对应所述漏极区域和所述源极区域的空间分别形成第一开口及第二开口，所述侧墙分别形 成在所述第一、第二开口内，并且分别位于所述隧道绝缘层至硬掩膜层的侧边。一种电荷俘获非挥发半导体存储器的制造方法，其包括如下步骤提供半导体衬 底，在所述半导体衬底上依次形成隧道绝缘层、电荷俘获层、阻挡绝缘层、栅电极、第一金属 层及硬掩膜层；依次刻蚀所述硬掩膜层、所述第一金属层、所述栅电极、所述阻挡绝缘层、所 述电荷俘获层及所述隧道绝缘层，形成对应于漏极区域的第一开口及对应于源极区域的第 二开口，所述第一、第二开口都暴露出所述半导体衬底；形成第一介质层并刻蚀所述第一介 质层并保留所述第一开口及第二开口内侧壁的第一介质层；向所述半导体衬底中注入离 子，使所述漏极区域和所述源极区域均形成P-N结；除去剩余的所述第一介质层并沉积第 二介质层并刻蚀所述第二介质层形成侧墙，所述侧墙分别位于所述第一、第二开口内，并且 位于所述隧道绝缘层至硬掩膜层的两侧；及形成第二金属层，所述第二金属层与所述半导 体衬底反应，使所述漏极区域及所述源极区域形成相应的金属半导体结。优选地，所述第二金属层是钛层、钴层、镍层、钼层中任意一种或者其混合物。优选地，所述第二介质层的厚度小于所述第一介质层的厚度，且所述第一介质层 的厚度小于所述第一开口与所述第二开口的宽度一半中较小的一个。优选地，所述第一介质层为二氧化硅层、氮化硅层或两者的混合层。优选地，利用退火工艺使所述第二金属层与所述第一开口及第二开口内的半导体 衬底发生反应而形成金属硅化物。优选地，所述金属硅化物与所述第一开口对应的漏极区域及所述第二开口对应的 源极区域的半导体衬底接触形成金属半导体结，且其与所述第一开口对应的漏极区域及所 述第二开口对应的源极区域的半导体衬底接触形成欧姆接触。优选地，所述制造方法进一步包括去除未与所述半导体衬底反应的第二金属层。本发明制造方法制造的电荷俘获非挥发半导体存储器的漏极区域和源极区域的 半导体结分别包括混合的半导体结，所述混合的半导体结包括P-N结和肖特基结。金属钛、 钴、镍、钼中任意一种或者其混合物与半导体衬底形成金属硅化物。所述金属硅化物部分与 所述半导体衬底接触形成肖特基结，其另外部分与掺杂的半导体衬底形成欧姆接触。所述 肖特基结需要比较低的电子势垒高度，才能更有效的完成源极区域热电子注入编程模式。 在使用所述电荷俘获非挥发半导体存储器时，只需在较低的栅极电压和较低的漏极电压下 就可以在源极区域产生特定热电子，热电子注入效率高、编程电压低、编程速度快且功耗 低。另外，所述电荷俘获非挥发半导体存储器的源极、漏极区域包括混合的半导体结构，能够减少漏极及源极的反向二极管泄漏电流，器件可靠性高。
图1是本发明电荷俘获非挥发半导体存储器的截面示意图。图2是图1所示电荷俘获非挥发半导体存储器一较佳实施方式的制备方法流程 图。图3至图13是图1所示电荷俘获非挥发半导体存储器的制造方法的各主要步骤 的截面示意图。
具体实施例方式请参阅图1，图1是本发明电荷俘获非挥发半导体存储器的截面示意图。所述电 荷俘获非挥发半导体存储器10包括半导体衬底11、隧道绝缘层12、电荷俘获层13、阻挡绝 缘层14、栅电极15、第一金属层16、硬掩膜层17及侧墙18。所述半导体衬底11表面具有 漏极区域110及源极区域111。所述隧道绝缘层12、电荷俘获层13、阻挡绝缘层14、栅电极 15、第一金属层16及硬掩膜层17依次形成在所述半导体衬底11上除所述漏极区域110和 所述源极区域111以外的区域。所述半导体衬底11上对应所述漏极区域110和所述源极区域111的空间分别形 成第一开口 112及第二开口 113。所述侧墙18形成在所述第一、第二开口 112、113内，并且 分别位于所述隧道绝缘层12至硬掩膜层17的侧边。所述漏极区域110包括一接触孔(未 标示)，其内填充有金属并和位线(Bitline，图未示)连接。所述栅电极15和所述第一金 属层16 —起形成字线(Wordline，图未示)。请参阅图2至图13，图2是所述电荷俘获非挥发半导体存储器10的制造方法一较 佳实施方式的流程图。图3至图13是图1所示电荷俘获非挥发半导体存储器10的制造方 法的各主要步骤的截面示意图。所述电荷俘获非挥发半导体存储器10的制造方法包括如 下步骤步骤Sl，请参阅图3，提供半导体衬底11，在所述半导体衬底11上依序形成隧道绝 缘层12、电荷俘获层13、阻挡绝缘层14及栅电极15。所述多层结构从所述半导体衬底11 至所述栅电极15的结构为多晶硅-氧化物-氮化物-氧化物-多晶硅半导体(Silicon-O xide-Nitride-0xide-Silicon,S0N0S)结构(未标示)。所述半导体衬底11可以是P型半 导体衬底。所述隧道绝缘层12和阻挡绝缘层14可以采用二氧化硅(Si02)形成。所述电 荷俘获层13可以采用氮化硅(Si3N4)形成。所述栅电极15可以为多晶硅层。所述隧道绝缘层12可以通过湿氧化法或自由基氧化法形成。所述电荷俘获层13 和阻挡绝缘层14可以通过原子层沉积法(ALD)、等离子增强ALD法(PE-ALD)或化学气相沉 积法(CVD)然后实施快速热退火(RTA)而形成。步骤S2，请参阅图4，在所述栅电极15的表面上依次形成第一金属层16和硬掩膜 层17。所述第一金属层16可以是金属钨层或者金属硅化钨层。所述硬掩膜层17可以为二 氧化硅层或氧化硅层。步骤S3，对所述硬掩膜层17进行光刻，之后对所述硬掩膜层17至所述隧道绝缘 层12的层叠各层进行刻蚀直至所述半导体衬底11暴露出来为止，从而形成图5所示的第一开口 112和第二开口 113。所述第一开口 112的宽度与所述第二开口 113的宽度一致。步骤S4,请参阅图6，在所述掩膜层17及暴露的半导体衬底11表面沉积第一介质 层19，所述第一介质层19为二氧化硅层、氮化硅层或两者的混合层。所述第一介质层19的 厚度小于所述第一开口 112宽度的一半。步骤S5，请参阅图7，利用各向异性干法刻蚀所述第一介质层19，将覆盖在所述硬 掩膜层17、所述第一开口 112及所述第二开口 113所对应的半导体衬底11上的第一介质 层19刻蚀掉，保留所述第一开口 112内侧壁的第一介质层19和所述第二开口 113内侧壁 的第一介质层19。步骤S6，请参阅图8，在具有所述硬掩膜层17及第一介质层19的半导体衬底上11 注入高剂量N型杂质离子，并采用退火工艺在所述第一开口 112对应的漏极区域110和第 二开口 113对应的源极区域111分别形成漏极及源极的P-N结，所述P-N结的边界跨度小 于对应的第一、第二开口 112、113的宽度。所述P-N结由所述较高掺杂半导体衬底11与较 低掺杂的半导体衬底11分别接触形成。所述N型杂质可为磷(P)、砷(As)等。步骤S7，请参阅图9，利用各向异性干法刻蚀掉剩余的第一介质层19。步骤S8，请参阅图10，在图9所示的半导体衬底11及硬掩膜层17上沉积第二介 质层21。所述第二介质层21可为二氧化硅层、氮化硅层或两者的混合层。所述第二介质层 21的厚度小于所述第一介质层19的厚度。步骤S9，利用各向异性干法刻蚀掉硬掩膜层17表面的第二介质层21及所述半导 体衬底11表面的部分第二介质层21，保留所述第一、第二开口 112、113的内侧壁的第二介 质层，从而形成图U所示的侧墙18。步骤S10，请参阅图12，在图11所示的半导体衬底11及硬掩膜层17上沉积第二金 属层22，并利用退火工艺，使所述第二金属层22与两个开口 112、113内的半导体衬底11发 生反应而形成金属硅化物。所述第二金属层22可为钛层、钴层、镍层、钼层或者其混合层。 所述金属硅化物与第一开口 112对应的漏极区域110的较低掺杂半导体衬底11形成金属 半导体结(肖特基结)，即位于所述漏极区域110的P-N结边界的两侧。同时，所述金属硅 化物与所述第二开口 113对应的源极区域111的较低掺杂半导体衬底11接触形成金属半 导体结(肖特基结)，即位于所述源极区域111的P-N结两侧，如图13所示。步骤S 11，请再次参阅图13，利用湿法刻蚀，除去未反应的第二金属层22，并沉积 第三介质层(图未示)，在所述第一开口 112区域形成接触孔(图未示)，在所述接触孔内 填充金属(图未示)，并和后续形成的位线(Bitline)相连接。最后，所述栅电极15和所述 第一金属层16共同形成字线(图未示)，便形成了所述漏极区域110和源极区域111分别 包括混合的半导体结的电荷俘获非挥发半导体存储器10，其中，所述混合的半导体结包括 肖特基结和P-N结。另外，由于所述第一金属层16电阻率比所述栅电极15低，所以所述字 线主要由所述栅电极15形成。在本实施方式中，所述第一开口 112对应的半导体衬底11区域是所述漏极区域 110，所述第二开口 113所对应的半导体衬底11区域是所述源极区域111。可以理解的是， 所述漏极区域110和所述源极区域111的位置可以互换。另外，所述第一开口 112的宽度和所述第二开口 113的宽度一致，可以理解的是，所述第一开口 112和所述第二开口 113的宽度可以相异，只要保证所述第一介质层19的厚度小于所述第一开口 112、第二开口 113的开口宽度的一半中较小的一个。
本发明制造方法制造的电荷俘获非挥发半导体存储器10的漏极区域110和源极 区域111的半导体结分别包括混合的半导体结，所述混合的半导体结包括P-N结和肖特基 结。金属钛、钴、镍、钼中任意一种或者其混合物与半导体衬底11形成金属硅化物。所述金 属硅化物的部分与所述半导体衬底11接触形成肖特基结，其另外部分与掺杂浓度较高的 半导体衬底11形成欧姆接触。所述肖特基结需要比较低的电子势垒高度，才能更有效的完 成源极区域热电子注入编程模式。在使用所述电荷俘获非挥发半导体存储器10时，只需在 较低的栅极电压和较低的漏极电压下就可以在源极区域产生特定热电子，热电子注入效率 高、编程电压低、编程速度快且功耗低。另外，所述电荷俘获非挥发半导体存储器10的源极、漏极均包括混合的半导体 结，所述混合的半导体结包括肖特基结和P-N结，能够减少所述漏极和源极的反向二极管 泄漏电流，器件可靠性高。以上仅为本发明的优选实施案例而已，并不用于限制本发明，对于本领域的技术 人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
一种电荷俘获非挥发半导体存储器，其包括半导体衬底、源极区域、漏极区域、依次形成在所述半导体衬底上的隧道绝缘层、电荷俘获层、阻挡绝缘层和栅电极，其特征在于所述漏极区域及源极区域均包括混合的半导体结，所述混合的半导体结包括金属半导体结和P-N结。
2.根据权利要求1所述的电荷俘获非挥发半导体存储器，其特征在于所述源极区域 的金属半导体结的金属为金属硅化物，所述金属硅化物为硅化钴、硅化镍、硅化钛、硅化钨、 硅化钼中任意一种。
3.根据权利要求1所述的电荷俘获非挥发半导体存储器，其特征在于所述半导体衬 底具有所述漏极区域及源极区域，所述P-N结是所述半导体衬底对应漏极及源极区域的部 分掺杂之后与所述半导体衬底分别接触形成。
4.根据权利要求3所述的电荷俘获非挥发半导体存储器，其特征在于所述电荷俘获 非挥发半导体存储器进一步包括形成在所述栅电极上的第一金属层，所述第一金属层是金 属钨层或者硅化钨层。
5.根据权利要求4所述的电荷俘获非挥发半导体存储器，其特征在于所述电荷俘获 非挥发半导体存储器进一步包括形成在所述第一金属层上的硬掩膜层。
6.根据权利要求5所述的电荷俘获非挥发半导体存储器，其特征在于所述隧道绝缘 层形成在所述半导体衬底上除所述源极区域和所述漏极区域以外的区域，所述电荷俘获 层、阻挡绝缘层、栅电极、第一金属层及硬掩膜层依次形成在所述隧道绝缘层上。
7.根据权利要求6所述的电荷俘获非挥发半导体存储器，其特征在于所述电荷俘获 非挥发半导体存储器进一步包括侧墙，所述半导体衬底上对应所述漏极区域和所述源极区 域的空间分别形成第一开口及第二开口，所述侧墙分别形成在所述第一、第二开口内，并且 分别位于所述隧道绝缘层至硬掩膜层的侧边。
8.一种电荷俘获非挥发半导体存储器的制造方法，其包括如下步骤提供半导体衬底，在所述半导体衬底上依次形成隧道绝缘层、电荷俘获层、阻挡绝缘 层、栅电极、第一金属层及硬掩膜层；依次刻蚀所述硬掩膜层、所述第一金属层、所述栅电极、所述阻挡绝缘层、所述电荷俘 获层及所述隧道绝缘层，形成对应于漏极区域的第一开口及对应于源极区域的第二开口， 所述第一、第二开口都暴露出所述半导体衬底；形成第一介质层并刻蚀所述第一介质层并保留所述第一开口及第二开口内侧壁的第 一介质层；向所述半导体衬底中注入离子，使所述漏极区域和所述源极区域均形成P-N结；除去剩余的所述第一介质层并沉积第二介质层并刻蚀所述第二介质层形成侧墙，所述 侧墙分别位于所述第一、第二开口内，并且位于所述隧道绝缘层至硬掩膜层的两侧；及形成第二金属层，所述第二金属层与所述半导体衬底反应，使所述漏极区域及所述源 极区域形成相应的金属半导体结。
9.根据权利要求7所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所述 第二金属层是钛层、钴层、镍层、钼层中任意一种或者其混合物。
10.根据权利要求7所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所述 第二介质层的厚度小于所述第一介质层的厚度，且所述第一介质层的厚度小于所述第一开口与所述第二开口的宽度一半中较小的一个。
11.根据权利要求7所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所述 第一介质层为二氧化硅层、氮化硅层或两者的混合层。
12.根据权利要求7所述电荷俘获非挥发半导体存储器的制造方法，其特征在于利用 退火工艺使所述第二金属层与所述第一开口及第二开口内的半导体衬底发生反应而形成 金属硅化物。
13.根据权利要求13所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所 述金属硅化物与所述第一开口对应的漏极区域及所述第二开口对应的源极区域的半导体 衬底接触形成金属半导体结，且其与所述第一开口对应的漏极区域及所述第二开口对应的 源极区域的半导体衬底接触形成欧姆接触。
14.根据权利要求14所述电荷俘获非挥发半导体存储器的制造方法，其特征在于所 述制造方法进一步包括去除未与所述半导体衬底反应的第二金属层。
全文摘要
本发明提供一种电荷俘获非挥发半导体存储器及其制造方法。所述电荷俘获非挥发半导体存储器包括半导体衬底、源极区域、漏极区域、依次形成在所述半导体衬底上的隧道绝缘层、电荷俘获层、阻挡绝缘层和栅电极。所述漏极区域及源极区域均包括混合的半导体结，所述混合的半导体结包括金属半导体结和P-N结。本发明电荷俘获非挥发半导体存储器的编程电压低、编程速度快、功耗较低、可靠性较高。
文档编号H01L21/8247GK101807579SQ20101012566
公开日2010年8月18日 申请日期2010年3月16日 优先权日2010年3月16日
发明者吴东平, 张世理 申请人:复旦大学