专利名称：半导体元件及其制法的制作方法
技术领域：
本发明涉及一种半导体元件，且特别涉及一种具有多个有源区于其中的半导体元 件。
背景技术：
半导体集成电路(integrated circuit, IC)已经历快速的发展。IC发展的过程 中，当IC几何尺寸逐渐缩小的同时，功能元件的密度随之逐渐增加。尺寸缩小的好处在于 增加生产效率(production efficiency)与降低相关工艺成本。然而，当元件密度提高 的同时，组件(feature)必须形成于越来越窄的间距(pitch)之间。举例而言，随着元件 有源区的间距降低，介于有源区之间的隔离结构(亦即，浅沟隔离结构(shallow trench isolation, STI))的间距亦会随之降低。当组件的间距降低时，元件的形成变得更具挑战 性。例如，充分地填充隔离结构(如STI结构)变得困难。填充此隔离结构通常需要繁琐 的工艺步骤与较高的成本。据此，业界急需一种半导体元件及其制法，其能解决上述的问题。
发明内容
本发明提供一种半导体元件，包括一基材；一浅沟隔离结构形成于该基材中，其 中该浅沟隔离结构在其顶部具有一第一宽度、在其底部具有一第二宽度，其中该第一宽度 小于该第二宽度；以及一有源区相邻于该浅沟隔离结构。本发明另外提供一种半导体元件的制法，包括以下步骤提供一基材；形成一介 电层于该基材之上；蚀刻该介电层，其中该蚀刻包括形成一第一与一第二浅沟隔离结构介 于一曝露基材区域之间；以及蚀刻该介电层之后，成长一外延层于该曝露基材区域之上。本发明亦提供一种半导体元件的制法，包括以下步骤形成一介电层于一半导体 基材上；形成一掩模元件于该半导体基材上，且位于该介电层上；依据一图案蚀刻该介电 层，以形成一第一与一第二浅沟隔离结构，其具有一第一区域介于该第一与第二浅沟隔离 结构之间，其中该第一与第二浅沟隔离结构在底部的宽度大于在顶部的宽度；以及蚀刻该 介电层之后，形成一有源区于该第一区域中。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施 例，并配合所附附图，作详细说明如下。本发明的优点包括但不限于，改善浅沟隔离结构(STI)特征的品质与制作性 (manufacturability)。本发明可提供的优点在于，使形成有源元件的区域中具有较大宽度 (亦即相对于基材的位置)，因此，能增加有源(OD)区域的有效顶部宽度。
图1为一剖面图，用以说明本发明包括有源区的半导体元件的一实施例。图2为一流程图，用以说明本发明形成包括有源区的半导体元件的形成方法的一实施例。 图3为一流程图，依据本发明图2的形成方法，用以说明形成包括有源区的半导体 元件的制作方法的一实施例。图4到图11为基材一系列的剖面图，对应于图3方法中的一或多个步骤。 并且，上述附图中的附图标记说明如下 100 半导体元件 102 基材 104 有源区 106 隔离区 200 半导体元件的制法 202 提供一基材 204 形成介电层于基材上 206 图案化介电层以定义隔离/有源区域 208 于有源区域形成有源区 300 半导体元件的制法 302 提供一基材 304 提供掺质到基材 306 形成介电层于基材上 308 对介电层进行退火处理 310 形成硬掩模层于基材上 312 定义有源区(OD)的图案 314 依照图案蚀刻介电层 316 于蚀刻区成长外延层 318 进行化学机械研磨工艺 320 移除硬掩模层 402 基材 404 掺质 502 介电质 602 硬掩模层702 图案化后的光致抗蚀剂层 704 开口 802 隔离结构特征 804 图案化后的硬掩模层 806 开口 902 外延层 1102 有源区 1100 元件Wl 隔离结构的顶部宽度 W2 隔离结构的底部宽度
W3 有源区的顶部宽度W4 有源区的底部宽度
具体实施例方式本发明提供一种半导体元件，且特别是一种具有多个有源区于其中的半导体元 件。以下特举出本发明的实施例，并配合所附附图作详细说明。以下实施例的元件和设计 为了简化所公开的发明，并非用以限定本发明。举例而言，说明书中提及形成第一结构特征 位于第二结构特征之上，其包括第一结构特征与第二结构特征是直接接触的实施例，另外 也包括于第一结构特征与第二结构特征之间另外有其他结构特征的实施例，亦即，第一结 构特征与第二结构特征并非直接接触。“顶部”、“底部”、“上部”、“下部”等类似的名词仅提 供一相对的叙述，并非用以限定本发明。此外，本发明于各个实施例中可能使用重复的参考 符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例 及/或所述结构之间的关系。请参见图1，其显示一半导体元件100。半导体元件100可包括无源元件例如电 阻器、电容、电感、及/或保险丝；与有源元件例如P通道场效应晶体管(P-Charmel field effect transistor，PFETs)、N通道场效应晶体管(N-channelfield effect transistors, NFEiTs)、金属氧化物半导体场效应晶体管(metal-oxidesemiconductor field effect transistor, MOSFETs)、互补金属氧化物半导体晶体管(complementary metal-oxide semiconductor transistor, CM(^s)、高压晶体管、及/或高频晶体管；其他适合元件；及 /或上述的组合。半导体元件100包括一基材102。于一实施例中，基材102包括一元素 半导体，例如硅。基材102的成份的其他例子包括结晶态的锗；化合物半导体包括碳化 娃(siliconcarbide)、石申化嫁(gallium arsenic)、憐化嫁(gallium phosphide)、憐化铟 (indiumphosphide)、石申化铟(indium arsenide)、及 / 或铺化铟(indium antimonide)； 合金半导体材料包括硅化锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓 (AWaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、及/或磷砷镓铟(GaInAsP)；上述的组 合；及/或其他适合的材料。于一实施例中，基材102可以是绝缘层上覆硅(silicon on insulator, S0I)、应变基材(strained substrate)，及/或包括其他结构特征的基材。多个隔离区106与有源区(或区域)104设置于基材102中，有源区104可以称 为OD区域。有源区104可包括于基材102之上的区域，其中设置了晶体管及/或其他元 件。隔离区106可以是浅沟隔离(STI)结构特征或其他适合的隔离结构特征。隔离区106 包括介电材料，例如TEOS氧化物、氧化硅(silicon oxide)、氮化硅(silicon nitride)、 氮氧化娃(silicon oxynitride)、氧化給(hafnium oxide)、氧化错(zirconium oxide)、 氧化 It (titanium oxide)、氧(aluminum oxide)、二氧化f合 _ IS 合金(hafnium dioxide-alumina alloy，HfO2-Al2O3)、磷硅玻璃(phosphosilicate Glass，PSG)、硼磷硅玻 璃(borophosphosilicate Glass，BPSG)、其他适合的介电材料、及/或上述的组合。于一 实施例中，隔离区106包括低介电常数材料(low-k)。低介电常数材料例如包括氟硅玻璃 (fluorinated silica glass，FSG)、惨杂的氧化娃(doped siliconoxide)、漂钻石(Black Diamond)、二氧化硅凝胶(Xerogel)、二氧化硅气凝胶(Aerogel)、非晶氟碳(amorphous fluorinated carbon)、聚对二 甲苯(Parylene)、苯并环丁火希(bis-benzocyclobutenes,BCB), SiLK、氢化倍半氧硅烷(hydrogensilsesqioxane, HSQ)、甲基倍半氧硅烷(methyl silsesqioxane, MSQ)、及或上述的组合。有源区104可包括一外延成长层(亦即通过对基材102进行外延工艺)。于一 实施例中，有源区104包括外延成长硅(印itaxially-grown silicon)。有源区104可 被掺杂(亦即η型或ρ型掺质)以提供适当的导电性。η型掺质例如磷、砷、及/或其他 适合的材料，而P型掺质例如硼、铟、及/或其他适合的材料。有源区104具有一梯度掺 质轮廓(gradient dopant profile)(亦即掺质轮廓从某处改变到某处，例如逐渐变淡的 (retrograde)掺质轮廓)。于一实施例中，梯度掺杂轮廓使有源区104于相邻基材102与 隔离区106的区域具有较重浓度的掺杂，然而，也可能是其他的实施例。提供的实施例可改 善崩 贵效會邑(breakdown performance)。一或多个隔离区106在上表面或顶部(亦即相对于基材102的表面/部分)具有 宽度W1，其中该上表面连接(couple)到该基材。一或多个隔离区106在下表面或底部(亦 即最靠近基材102的位置)具有宽度W2。宽度Wl小于宽度W2。于一实施例中，虽然一或 多个隔离区106具有不同宽度的Wl及/或W2，然而，每一个隔离区106包括顶部的宽度Wl 窄于底部(最靠近基材102的位置)宽度W2。一或多个有源区104在上表面或顶部(亦即相对于基材102的表面/部分)具有 宽度W3。一或多个有源区104下表面或底部(亦即最靠近基材102的位置)具有宽度W4。 宽度W4小于宽度W3。于一实施例中，虽然一或多个有源区104具有不同宽度的W3及/或 W4，然而，每一个有源区104的顶部宽度W3大于底部(最靠近基材102的位置)宽度W4。 此种设置方式可使元件具有较大的有源区(例如形成晶体管或其他有源元件)区域。请参见图2，此图显示一半导体元件的形成方法200。半导体元件可包括无源元件 例如电阻器、电容、电感、及/或保险丝；与有源元件例如P通道场效应晶体管(P-Charmel field effect transistor，PFEiTs)、N 通道场效应晶体管(N-channel field effect transistors, NFETs) ,^.MM.i^^^^W^i^MmW^ (metal-oxide semiconductor field effect transistor，MOSFETs)、互补金属氧化物半导体晶体管(complementary metal-oxide semiconductor transistor, CMOSs)、高压晶体管、及/或高频晶体管；其他适 合元件；及/或上述的组合。此处需注意的是，在进行方法200之前、期间或之后可以包括 额外的步骤，且对于其他的实施例而言，下述的一些步骤可以被取代或删除。方法200的实施例可用于形成半导体元件，例如图1所示的半导体元件100。方法 200起始于方块202，其中提供一基材。该基材可以是半导体基材，其大体上类似于图1的 基材102。方法200接着进行方块204，其中一介电层形成于基材之上。介电层可以是氧化 层。介电层可以大体上类似于图1的介电层104。介电层包括可适用于形成隔离结构(如 浅沟隔离结构(STI))的材料。方法200接着进行方块206，其中图案化介电层。图案化用以定义出一或多个隔 离结构特征(亦即STI)，此外，还包括定义出有源区的区域。图案化可包括移除定义出有 源区区域的介电层，同时留下定义出隔离结构的隔离区的介电层。可通过图案化光致抗 蚀剂层进行图案化步骤。通过光刻工艺(photolithography process)形成图案化光致 抗蚀剂层。光刻工艺可包括多个工艺步骤，例如涂布光致抗蚀剂(亦即旋转涂布)、软烤(soft baking)、光罩对准、曝光(exposing)、曝光后烘烤、光致抗蚀剂显影(developing the photoresist)、硬烤(hard baking)、及/或其他适合的步骤。光刻曝光工艺可以使 用其他适合的方法，例如无光罩光刻工艺(maskless photolithography)、电子束写入 (electro-beam writing)、离子束写入(ion-beam writing)、及 / 或分子模印(molecular imprint)。蚀刻工艺可包括适当的湿式蚀刻及/或干式蚀刻工艺，并使用上述的光刻工艺 所形成的掩模元件。于一实施例中，方块206可形成大体上类似于如图1所述的隔离结构 特征，其中包括一顶部(相对于基材)宽度窄于底部(靠近基材)宽度的轮廓。方法200接着进行方块208，其中形成有源区于定义的有源区域中。可通过一外延 工艺形成有源区，以提供一外延成长层于基材上(亦即硅外延沉积工艺)。外延工艺可包括 气相夕卜延(vapor-phase epitaxy, VPE)、分子束夕卜延(molecular-beam epitaxy, MPE)、液 相外延(liquid-phase印itaxy，LPE)、及/或其他适合的工艺。于一实施例中，外延工艺 可于温度1000°C下进行。外延层(印ilayer)形成于基材上介电层被移除的区域中(亦即 依照方块206的图案化步骤)。有源区大体上类似于图1所述的有源区104，其中包括一顶 部(相对于基材)宽度宽于底部(靠近基材)宽度的轮廓。于一实施例中，外延层为一掺 杂外延层。外延层的掺杂可通过沉积(或成长)过程中加入杂质到外延工艺的原料中而达 成。外延层可具有梯度掺质轮廓(gradient doping profile) 0请参见图3，此图显示形成半导体元件的形成方法300。方法300可以是方法200 的一个实施例。图4至图11显示示范的实施例的剖面图，其对应到方法300的一或多个步 骤的一部分或全部。半导体元件可包括无源元件例如电阻器、电容、电感、及/或保险丝；与 有源元件例如P通道场效应晶体管(p-channel field effect transistor，PFETs)、N通道 场效应晶体管(N-channelfield effect transistors，NFEiTs)、金属氧化物半导体场效应 晶体管(metal-oxidesemiconductor field effect transistor,MOSFETs)、互补金属氧化 物半导体晶体管(complementary metal-oxide semiconductor transistor, CMOSs)、高压 晶体管、及/或高频晶体管；其他适合元件；及/或上述的组合。此处需注意的是，在进行方 法300之前、期间或之后可以包括额外的步骤，且对于其他的实施例而言，下述的一些步骤 可以被取代或删除方法300起始于方块302，其中提供一基材。于图4中，提供基材402。于一实 施例中，基材402为一硅基材。基材402的其他例子包括硅及/或结晶态的锗的元素半 导体；化合物半导体包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓 (gallium phosphide)、憐化铟(indium phosphide)、石申化铟(indium arsenide)、及 / 或铺 化铟(indium antimonide)；合金半导体材料包括硅化锗(SiGe)、磷砷化镓(GaAsP)、砷化 铝铟(AlInAs)、砷化铝镓(AWaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、及/或磷砷镓 铟(GaInAsP)；上述的组合；及/或其他适合的材料。于一实施例中，基材402可以是绝缘层 上覆娃(silicon on insulator, SOI)、应变基材(strained substrate),及 / 或包括本领 域普通技术人员熟知的其他结构特征的基材。此处须注意的是，基材402可包括其他结构 特征，此通过本领域普通技术人员熟知的CMOS技术工艺所形成，因此此处并未详细介绍。方法300接着进行方块304，其中掺杂基材。请参见图4，掺质404导入基材402 中。掺质的例子包括η型掺质例如磷、砷、及/或其他适合的材料，而ρ型掺质例如硼、铟、 及/或其他适合的材料。可通过离子注入(ionimplantation)、扩散(diffusion)、及/或其他适合的工艺掺杂基材。方法300接着进行方块306，其中形成介电层于基材中。于一实施例中，介电层为 一氧化物，例如氧化硅。其他适合的介电材料也包括在本发明的范围内，例如TEOS氧化物、 氮化娃(silicon nitride)、氮氧化娃(silicon oxynitride)、氧化給(hafnium oxide)、 氧化错(zirconium oxide)、氧化铁(titanium oxide)、氧化招(aluminum oxide)、二氧化 給-招合金(hafnium dioxide-alumina alloy, HfO2-Al2O3)、憐娃玻璃(phosphosilicate Glass, PSG)、硼磷硅玻璃(borophosphosilicate Glass, BPSG)、其他适合的介电材料、及/ 或上述的组合。介电层可以为低介电常数材料(low-k)，例如包括氟硅玻璃(fluorinated silicaglass，FSG)、掺杂的氧化硅(doped silicon oxide)、黑钻石(Black Diamond ) (商品型号 Applied Materials of Santa Clara，California)、二氧化硅凝胶(Xerogel)、 二氧化娃气凝胶(Aerogel)、非晶氟碳(amorphous fluorinated carbon)、聚对二甲苯 (Parylene)、苯并环丁烯(bis-benzocyclobutenes，BCB)、SiLK(商品型号 Dow Chemical, Midland, Michigan)、聚亚酰胺(polyimide)、其他合适的多孔性高分子材料、及/或上述 的组合。介电材料可通过任何适合的工艺形成，例如化学气相沉积法(chemical vapor deposition, CVD)、高密度等离子体化学气相沉积法(high density plasma CVD)、旋转涂 布工艺(spin-on processing)、溅镀(splitting)、及/或其他适合的方法。介电层可包括 含有多层介电材料的多层结构。请参见图5，介电层502形成于基材402之上。方法300接着进行方块308，其中对介电层实施一高温工艺(亦即退火处理)。此 外，方块308也可省略。方法300接着进行方块310，其中一硬掩模形成于基材上。硬掩模层可形成于上述 方块306所述的介电层上。于一实施例中，硬掩模层为氮化硅。其他硬掩模的例子例如氮 氧化硅(silicon oxynitride)、碳化硅(silicon carbide)、及/或其他适合的材料。硬掩 模层可通过适合的方法形成，例如化学气相沉积法(CVD)、物理气相沉积法(PVD)或溅镀。 硬掩模层可提供图案化介电层的掩模元件，如方块312和314所述。请参见图6，硬掩模层 602形成于介电层502之上。方法300接着进行方块312，其中定义有源区(OD)的图案于基材上。定义出有源 区的图案介于隔离区之间。于一实施例中，此图案定义出浅沟隔离结构特征。通过图案化沉 积的光致抗蚀剂层以提供此图案。通过光刻工艺形成图案化后的光致抗蚀剂层。光刻工艺 可包括多个工艺步骤，例如涂布光致抗蚀剂(亦即旋转涂布)、软烤(soft taking)、光罩对 准、曝光(exposing)、曝光后烘烤、显影、硬烤(hard baking)、及/或其他适合的步骤。光刻 曝光工艺可以使用其他适合的方法，例如无光罩光刻工艺(maskless photolithography), 电子束写入(electro-beam writing)、离子束写入(ion-beam writing)、及/或分子模印 (molecular imprint)。请参见图7，一图案化后的光致抗蚀剂层702形成于基材402上。 图案化后的光致抗蚀剂定义出开口 704，开口 704可定义出形成于基材402之上的有源区。 开口 704曝露出(留下未受保护的)基材402。光致抗蚀剂层704的例子包括典型的光致 抗蚀剂成分，例如化学放大阻剂(chemical amplification resist, CAR)材料。光致抗蚀 剂层可包括光酸产生剂(photo-acid generator, PAG)材料、当与酸反应时可溶到显影剂 (developer)的高分子材料、溶剂、及/或其他适合的材料。于一实施例中，光致抗蚀剂层 704为多层光致抗蚀剂。
方法300接着进行方块314，其中依照方块312所提供的图案蚀刻介电层。光致 抗蚀剂层及/或硬掩模层(方块310)可作为一掩模元件，用以蚀刻底下的介电层。掩模 元件包括单层或多层用于定义出底下的单层或多层。蚀刻工艺可包括湿式蚀刻、干式蚀刻 (亦即等离子体蚀刻)、及/或其他合适的蚀刻工艺。于一实施例中，光致抗蚀剂层可用于 图案化底下的硬掩模层，之后再利用图案化后的硬掩模层图案化介电层。可利用合适的剥 除(stripping)或灰化(ashing)工艺移除光致抗蚀剂层。请参见图8，其中蚀刻硬掩模层602以形成图案化后的硬掩模层804。图案化后的 硬掩模层804保护用于形成隔离结构特征的介电层区。蚀刻介电层502以形成多个隔离结 构特征802。于一实施例中，隔离结构特征802为浅沟隔离结构特征。形成多个开口 806以 曝露基材402。开口区域806定义出元件的有源区。此处须注意的是，请参见图8，其显示方块314的蚀刻工艺提供隔离结构特征，此 隔离结构特征于顶部(亦即对应于基材402)的宽度窄于底部(相邻于基材402)的宽度。 “顶”与“底”的用字为相对关系，且并不意指一决对的方向。隔离结构特征802从顶部到 底部逐渐增加厚度。相反的，开口区域806在顶部(亦即相对于基材402)的宽度大于底部 (亦即相邻于基材402)的宽度。开口区域806从顶部到底部的宽度是逐渐变小的。方法300接着进行方块316，其中于基材上介电层被移除的区域中形成有源区。于 介电层被移除的区域中，可通过成长外延层(印i layer)以形成有源区，其中成长该外延层 包括于形成外延层时进行临场掺杂(in-situ doping)法。请参见图9，外延层902形成于 基材402上。可通过外延工艺形成外延层，外延工艺包括气相外延(vapor-phase epitaxy, VPE)、分子束夕卜延(molecular-beam epitaxy, MPE)、液才画夕卜延(liquid-phase epitaxy, LPE)、及/或其他适合的工艺。于一实施例中，外延层为掺杂外延层。外延层的掺杂可通过 沉积(或成长)过程中加入杂质到外延工艺的原料中而达成。外延层可具有梯度掺质轮廓， 通过于外延工艺中，加入变化的杂质含量及/或类型。梯度掺杂轮廓呈现了整个外延层中 具有变化的掺质浓度。方法300接着进行方块318，其中进行一化学机械研磨工艺(chemicalmechanical polish process) 0化学机械研磨工艺平坦化外延层。请参见图10，化学机械研磨工艺之 后，位于硬掩模层804之上的外延层902被移除了。方法300接着进行方块320，其中移除硬掩模层。移除硬掩模层的方法，例如蚀刻、 剥除、灰化、及/或其他合适的工艺。请参见图11，移除硬掩模层804，留下一平坦的表面。 因此，提供具有多个有源区1102的元件1100，其中有源区1102由外延层902形成且介于 多个隔离结构特征802之间。一或多个元件，例如有源元件(如晶体管)可形成于有源区 1102中。元件1100大体上类似于图1所示的元件100。上述一或多个实施例提供了优于传统工艺的优点，其包括但不限于，改善浅沟隔 离结构(STI)特征的品质与制作性(manufacturability)。举例而言，于传统的方法中， 可通过蚀刻基材之上各层以形成沟槽，之后于沟槽中填充绝缘材料而形成浅沟隔离结构 (STI)特征。然而，特别是形成较密的间距(pitch)或间隙(spacing)的有源区域时，填充 沟槽变成富具挑战性。例如，填充绝缘材料到沟槽的期间，可能产生孔洞(void)。所以，需 要较多的工艺步骤，以至于浅沟隔离结构(STI)特征可被部分填充、回蚀刻、再次填充、回 蚀刻以及类似方法等等。因此，当需要形成一浅沟隔离结构(STI)特征时，此处所提供的一或多个的实施例能够减少工艺步骤(亦即减少沉积与蚀刻的步骤)。此处一或多个实施例 可提供的优点在于，使形成有源元件的区域中具有较大宽度(亦即相对于基材的位置)，因 此，能增加有源(OD)区域的有效顶部宽度。 虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何本 领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发 明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
1.一种半导体元件，包括一基材；一浅沟隔离结构形成于该基材中，其中该浅沟隔离结构在其顶部具有一第一宽度、在 其底部具有一第二宽度，其中该第一宽度小于该第二宽度；以及一有源区相邻于该浅沟隔离结构。
2.如权利要求1所述的半导体元件，其中该有源区在其顶部具有一第三宽度，与在其 底部具有一第四宽度，其中该第三宽度大于该第四宽度。
3.如权利要求1所述的半导体元件，其中该该浅沟隔离结构的宽度由该第一宽度逐渐 增加至该第二宽度。
4.如权利要求1所述的半导体元件，其中该有源区包括一外延成长硅层。
5.如权利要求1所述的半导体元件，其中该有源区包括一梯度掺质轮廓。
6.如权利要求5所述的半导体元件，其中该梯度掺质轮廓具有一较大掺杂浓度相邻于 该浅沟隔离结构的底部。
7.一种半导体元件的制法，包括以下步骤提供一基材；形成一介电层于该基材之上；蚀刻该介电层，其中该蚀刻包括形成一第一与一第二浅沟隔离结构介于一曝露基材区 域之间；以及蚀刻该介电层之后，成长一外延层于该曝露基材区域之上。
8.如权利要求7所述的半导体元件的制法，其中该蚀刻该介电层包括形成一浅沟隔离 结构，该浅沟隔离结构在第一表面具有一第一宽度，在与该第一表面相反的第二表面具有 一第二宽度，其中该第一表面连接到该基材，且第一宽度大于该第二宽度。
9.如权利要求7所述的半导体元件的制法，其中成长该外延层包括于形成外延层时进 行临场掺杂法。
10.如权利要求9所述的半导体元件的制法，其中该临场掺杂法提供一梯度掺质轮廓 于该外延层中。
11.如权利要求7所述的半导体元件的制法，其中该外延层形成一有源区，该有源区在 一第一表面具有一第一宽度，在对应于该第一表面的第二表面具有一第二宽度，其中该第 一表面连接到该基材，且第二宽度大于该第一宽度。
12.—种半导体元件的制法，包括以下步骤形成一介电层于一半导体基材上；形成一掩模元件于该半导体基材上，且位于该介电层上；依据一图案蚀刻该介电层，以形成一第一与一第二浅沟隔离结构，其具有一第一区域 介于该第一与第二浅沟隔离结构之间，其中该第一与第二浅沟隔离结构在底部的宽度大于 在顶部的宽度；以及蚀刻该介电层之后，形成一有源区于该第一区域中。
13.如权利要求12所述的半导体元件的制法，还包括形成该介电层之前，掺杂该半导体基材。
14.如权利要求12所述的半导体元件的制法，其中形成该有源区包括进行一外延成长工艺。
15.如权利要求14所述的半导体元件的制法，其中该外延成长工艺包括临场掺杂法。
全文摘要
本发明提供一种半导体元件及其制法。半导体元件包括一基材、一隔离结构特征设置于基材上、以及有源区相邻于隔离结构特征。隔离结构特征可以是浅沟隔离结构(STI)特征。浅沟隔离结构特征在顶部具有一第一宽度，与在底部具有一第二宽度，其中第一宽度小于第二宽度。本发明另外提供一种半导体元件的制作方法。制作方法包括形成浅沟隔离结构特征，以及成长外延层相邻于浅沟隔离结构特征以形成有源区。本发明的优点包括但不限于，改善浅沟隔离结构特征的品质与制作性。本发明可提供的优点在于，使形成有源元件的区域中具有较大宽度(亦即相对于基材的位置)，因此，能增加有源区域的有效顶部宽度。
文档编号H01L27/04GK102044542SQ201010125578
公开日2011年5月4日 申请日期2010年2月26日 优先权日2009年10月9日
发明者林宪信, 谢博全, 陈振平 申请人:台湾积体电路制造股份有限公司