专利名称：半导体装置及其制造方法
技术领域：
本发明涉及一种集成电路，特别涉及一种金属-氧化物-半导体(MOS)装置，更特 别有关于一种MOS结构用于高电压操作。
背景技术：
许多用于高电压应用(具有高崩溃电压)的金属_氧化物_半导体场效应晶体管 (MOSFET)包括一垂直构造。通过使用垂直构造，使该晶体管可能维持该阻隔电压和高电流。 在NMOS例子中，该晶体管的电压规格为η型外延层(又称η-印i层)的掺杂和厚度的函数， 而电压规格为通道宽度的函数(亦即通道愈宽，则电流愈大)。于一平面构造中，电流和崩 溃电压规格二者皆为通道维度(通道各自的宽度和长度)的函数，导致“硅资产(silicon estate) ”未被充分地利用。通过使用垂直构造，元件区域大致上正比于其所维持的电流，且 该元件的厚度(实际上为该η-印i层的厚度)为正比于崩溃电压。垂直式MOSFET通常设 计用于开关的应用。一般而言，于许多应用上使用NM0S，而非PM0S，基于在相同的尺度下具 较佳的效能(因为电子比空穴具有较高的移动性)。
于一传统的垂直式NMOS中，一般使用η+沉区(n+sinker)于垂直漏极电流收集。 图1显示传统的垂直式NMOS具有一 ρ型基底的剖面示意图。该垂直式NMOS具有一 ρ型基 底102、一 η+埋藏层(NBL) 104以及一 η型沉区108用于垂直漏极电流收集、一 η型外延层 106、一 ρ型基体110、源极η+区112和ρ+区114 二者皆连接至源极接触116、一栅极118、 以及一漏极接触120。该η型沉区108需要一个大的横向空间122，以将源极116和漏极 120隔离。然而，用于隔离的所需的空间122会增加元件的面积并且导致于开启状态下漏极 至源极的电阻(drain to source resistance in on—state,简称 RDson) ±曾力口。再者，因 为不同的热预算，很难控制该η型沉区108的轮廓。该η型沉区108系用于该NBL 104和 漏极接触120之间的一垂直连接。由于高能量注入步骤有注入深度的限制，因此需要较大 的热驱入(thermal drive-in)将注入的原子更深地推进。在此热工艺中，该η型沉区108 受到大的热预算(温度X时间)并且导致一等方向性扩散。因此，该η型沉区108的轮廓 变的较广且较深，此导致NBL 104与η型沉区108的连接具有不想要的元件区域。更又甚 者，需要一多重注入步骤用于形成一深η型沉区108。因此，该η型沉区108的基体将变得 较预期的更广，并且该η型沉区108的基体占据额外的元件面积。图2显示另一传统的具有一绝缘层上有硅(SOI)基底的垂直式NMOS的剖面示意 图。该NMOS具有一 ρ型基底102、一埋藏氧化物(BOX)层202、一 η+区域204连接至一漏 极接触120、一 η型外延层106、ρ型阱210、源极η+区112和ρ+区114 二者皆连接至源极 接触116、一栅极118、以及一绝缘氧化物层206和208。该氧化物层206和208提供ρη结 隔离和较高的崩溃电压。该BOX层202亦为高电压操作所需。此结构仍然需要大的横向空 间122，以将源极116和漏极120之间隔离。有鉴于此，业界急需新的方法与结构以降低所需的元件空间和高崩溃电压用于高 边(high-side)操作。
发明内容
本发明的实施例在此描述一金属-氧化物_半导体(MOS)装置结构用于高崩溃电 压(BV)和低开启电阻Rlis0n高电压应用。可实现两一般的目的其一为降低元件面积，且另 一为实现具高边能力的元件。为了降低元件面积，漏极电流于一垂直方向流动，且由一 η+ 埋藏层(NBL)收集。被一绝缘体环绕的一深电极(例如金属或多晶硅)连接至NBL用于漏 极电流提取。由于已选定一高介电强度的绝缘体(例如氧化物)，可达成在源极和漏极之间 具一小的横向空间。由该深电极、绝缘体、及NBL的形成可允许降低源极面积及高边操作。根据本发明的一实施例，一种半导体装置包括一基底；一埋藏η+层设置于该基 底中；一 η型外延层设置于该埋藏η+层之上；一 ρ型阱设置于该η型外延层中；一源极η+ 区域设置于该P型阱中且一端连接至一源极接触；一第一绝缘层设置于该P型阱和该η型 外延层的顶部；一栅极设置于该第一绝缘层的顶部；以及一金属电极自该埋藏η+层延伸至 一漏极接触，其中该金属电极通过一第二绝缘层而与该η型外延层和该ρ型阱绝缘。该埋 藏η+层接触该金属电极的部分可进一步地以η+掺杂。该P型阱邻接该源极η+区域的部 分可进一步地以P+掺杂，且连接至该源极接触。该第一绝缘层可以为一高电压氧化层。该 第二绝缘层具有一环形，环绕该金属电极。该第二绝缘层为一介电层，例如氧化物。于另一 实施例中，可使用一多晶硅电极而非金属电极。
根据本发明又一实施例，一种半导体装置的制造方法包括提供一半导体基底； 注入一埋藏η+层于该基底中；形成一 η型外延层于该埋藏η+层之上；注入一 P型阱于该η 型外延层中；沉积一第一绝缘层于该P型阱和该η型外延层的顶部，其中该第一绝缘层仅覆 盖用于一栅极的一特定区域；形成该栅极于该第一绝缘层的顶部；注入一源极η+区域于该 P型阱中；蚀刻一沟槽于该η型外延层中及/或该ρ型阱中以露出该埋藏η+层且提供用来 形成一漏极电极和一氧化物绝缘层的空间；沉积一氧化物于该沟槽中；实施该氧化物的化 学机械研磨(CMP)步骤；蚀刻位于该沟槽中的氧化物以形成一孔洞，其延伸至该埋藏η+层； 进一步注入一 η+区域于该孔洞所露出的该埋藏η+层区域中；以及形成一漏极电极于该孔 洞中。该第一绝缘层可以为一高电压氧化(HVOX)层。该栅极可通过实施多晶硅沉积和蚀 刻步骤而形成。于一实施例中，该漏极电极可以为金属且通过实施沉积和蚀刻金属于孔洞 中而形成。于另一实施例中，该漏极电极可以为多晶硅且通过实施沉积和蚀刻多晶硅于孔 洞中而形成。该方法可包括注入一 P+区域邻接该源极η+区域于该ρ型阱中；以及形成一 源极接触连接该P+区域和该源极η+区域。本发明所公开实施例的特征包括因为介电隔离(例如氧化物)而降低元件面积， 并提高操作电压(例如于一实施例中，达到大于700V)，以及因为比硅更强的介电绝缘(例 如氧化物)而得到更强健的崩溃电压。为使本发明能更明显易懂，下文特举实施例，并配合所附附图，作详细说明如下。
图1显示传统具有一 P型基底的垂直式NMOS的剖面示意图。图2显示另一传统具有一绝缘层上有硅(SOI)基底的垂直式NMOS的剖面示意图。图3显示一垂直式NMOS元件的实施范例的剖面示意图，并且此垂直式NMOS元件包括一用于垂直漏极电流收集的深电极。图4是显示图3的结构的电位(电压)分布示意图。图5显示本发明的一实施例的NMOS装置的制造步骤的流程图。图6是显示图3的结构的几何参数示意图。并且，上述附图中的附图标记说明如下102 ρ型基底；104 η+埋藏层；106 η型外延层；108 η型沉区；110 ρ型基体；112 源极η+区；114 ρ+区；116 源极接触；118 栅极；120 漏极接触；122 横向空间；202 埋藏氧化物层；204 η+ 区域；206 氧化物层；208 氧化物层；210 ρ 型阱；302 深电极；304 绝缘层；306 η+ 区域；308 第一绝缘层；502-526 工艺步骤。
具体实施例方式以下以各实施例详细说明并伴随着
的范例，做为本发明的参考依据。在 附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或 是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之， 值得注意的是，图中未绘示或描述的元件，为本领域普通技术人员所知的形式，另外，特定 的实施例仅为公开本发明使用的特定方式，其并非用以限定本发明。本发明的实施例提供一金属_氧化物_半导体(MOS)装置结构，用于高崩溃电压 (BV)和低开启电阻Rlis0n的高电压应用。实施例亦提供此结构及此结构的制造方法，以及 讨论该结构和方法的各种变化例。整个说明书中各种图示的实施例，相似标号用以表示相 似的构件。图3显示一垂直式NMOS元件的实施范例的剖面示意图，并且此垂直式NMOS元件 包括一深电极用于垂直漏极电流收集。该垂直式NMOS元件具有一 ρ型基底102、一 η+埋藏层(NBL) 104、一 η型外延层106、ρ型阱210、源极η+区112和ρ+区114 二者皆连接至源 极接触116、一栅极118、以及一漏极接触120。再者，具有深电极302连接至漏极接触120 用于垂直漏极电流收集，一 η+区域306位于深电极302下方以降低接触电阻，以及绝缘层 304环绕该深电极302。该深电极302可以通过使用例如金属或多晶硅达成。环绕该深电 极302的绝缘层304可以是介电材料，例如氧化物，并且可以是一环形。该结构，包括电极 302和NBL 104以收集垂直漏极电流，能达成高边操作(high-side operation)。于一实施例中，金属电极302和氧化物绝缘层304能够达成高于700V的高电压操作。再者，因为使用比硅更强的氧化介电绝缘层304，使较强健的崩溃电压成为可能。更有 甚者，由于该有效的绝缘使用绝缘层304环绕金属电极302，因而可降低元件区域，这是因 为降低了源极116和漏极120之间所需用于隔离的横向空间122。图4是显示图3的结构的电位(电压)分布示意图，其中于图4中电极302为金属 且绝缘层304为氧化物。于图4中，该ρ型基底102、源极接触116、栅极118、及ρ型阱210 在靠近表面(顶部或底部)，具有相对低的电压，约低于100V。该电位(电压)随着该剖面 图中的位置接近该电极302、NBL 104、及漏极接触120增加，直至超过700V。该氧化物绝缘 层304、n型外延层106、及ρ型基底102显示电位的逐渐变化，从低于100V至超过700V，此 显示该结构可维持高边操作(high-side operation)超过700V。图5显示本发明的一实施例的NMOS装置的制造步骤的流程示意图。于步骤502 中，提供一半导体基底(例如P型基底102)以制造该NMOS装置。于步骤504中，注入一埋 藏η+层于该基底中以形成该NBL 104。于步骤506中，形成一 η型外延层106于该埋藏η+ 层104之上。于步骤508中，注入一 ρ型阱210于该η型外延层106中。于步骤510中，沉 积一第一绝缘层308于该η型外延层106和该ρ型阱210的顶部，其中该第一绝缘层308仅 覆盖用于一栅极118的一特定区域。于一实施例中，该第一绝缘层308为一高电压氧化层。 于步骤512中，形成该栅极118于该第一绝缘层308的顶部。于步骤514中，注入一源极η+ 区域112于该ρ型阱210中。于一实施例中，可注入一 ρ+区域邻接该源极η+区域以一起 连接到源极接触116。于步骤516中，蚀刻一沟槽于该η型外延层106中及/或该ρ型阱 210中，以露出该埋藏η+层104且提供一空间供一漏极电极302和一环绕该漏极电极302 的氧化物绝缘层304。于步骤518中，沉积一氧化物于该沟槽中以形成一绝缘层304。于步 骤520中，实施一氧化物的化学机械研磨(CMP)步骤。于另一实施例中，可能仅使用“回蚀 刻法(etch-back method)”而非化学机械研磨法，尤其是用于崩溃电压小于500V。于步骤 522中，蚀刻位于该沟槽中的氧化物以形成一孔洞，其延伸至该埋藏η+层以提供做为电极 302的空间。于步骤524中，进一步注入一 η+区域306于该孔洞所露出的该埋藏η+层区域 中，以改善该电极302至该埋藏η+层区域104的接触电阻。于步骤526中，形成一漏极电 极302于该孔洞中。该漏极电极302可为金属及多晶硅的其中之一，并且其可通过沉积和 蚀刻金属或多晶硅而形成。图6是显示图3的结构的几何参数示意图。图6显示该绝缘层304环绕该电极 302的一对称的横向长度Li，该电极302的横向长度L2、以及该绝缘层304的高度HI。高 宽比(aspect ratio)为高度(例如HI)对横向长度(例如Ll或L2)的比值。于此实施例 中，当Ll = 24 μ m，Hl = 50 μ m 80 μ m，则该高宽比为2. 08 3. 33。关于L2的数值，于 此范例中为3μπι IOym,且相对应的高宽比为10 20。此高宽比可依据工艺中的蚀刻能力而决定，例如对于一小面积蚀刻一深沟槽可达到的深度和精度。以上公开的实施例的特征包括因为介电隔离(例如氧化物)而降低元件的面积， 并提高操作电压(例如于一实施例中，达到大于700V)，以及因为比硅更强的介电绝缘(例 如氧化物)，而达到更强健的崩溃电压。
本发明虽以各种实施例公开如上，然而其并非用以限定本发明的范围，任何本领 域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。本发明的保 护范围当视随附的权利要求所界定的范围为准。
权利要求
一种半导体装置，包括一基底；一埋藏n+层，设置于该基底中；一n型外延层，设置于该埋藏n+层之上；一p型阱，设置于该n型外延层中；一源极n+区域，设置于该p型阱中且一端连接至一源极接触；一第一绝缘层，设置于该p型阱和该n型外延层的顶部；一栅极，设置于该第一绝缘层的顶部；以及一电极，自该埋藏n+层延伸至一漏极接触，其中该电极通过一第二绝缘层而与该n型外延层和该p型阱绝缘。
2.如权利要求1所述的半导体装置，其中该电极为一金属电极或一多晶硅电极。
3.如权利要求1所述的半导体装置，其中该埋藏n+层接触该金属电极的一部分为n+ 型掺杂。
4.如权利要求1所述的半导体装置，其中该P型阱邻接该源极n+区域的一部分为P+ 型掺杂且连接至该源极接触。
5.如权利要求1所述的半导体装置，其中该第一绝缘层为一高电压氧化层。
6.如权利要求1所述的半导体装置，其中该第二绝缘层为一氧化层，且具有一环形，环 绕该金属电极。
7.一种半导体装置的制造方法，包括 提供一半导体基底；注入一埋藏n+层于该基底中； 形成一 n型外延层于该埋藏n+层之上； 注入一 P型阱于该n型外延层中；沉积一第一绝缘层于该P型阱和该n型外延层的顶部，其中该第一绝缘层仅覆盖用于 一栅极的一特定区域；形成该栅极于该第一绝缘层的顶部； 注入一源极n+区域于该p型阱中；蚀刻一沟槽于该n型外延层中及/或该p型阱中以露出该埋藏n+层且提供用来形成 一漏极电极和一氧化物绝缘层的空间； 沉积一氧化物于该沟槽中； 实施该氧化物的化学机械研磨步骤；蚀刻位于该沟槽中的氧化物以形成一孔洞，其延伸至该埋藏n+层； 进一步注入一 n+区域于该孔洞所露出的该埋藏n+层区域中；以及 形成一漏极电极于该孔洞中。
8.如权利要求7所述的半导体装置的制造方法，其中该栅极是通过实施多晶硅沉积和 蚀刻步骤而形成。
9.如权利要求7所述的半导体装置的制造方法，其中该漏极电极为金属，且该漏极电 极是通过沉积和蚀刻于孔洞中的金属而形成。
10.如权利要求7所述的半导体装置的制造方法，其中该漏极电极为多晶硅，且该漏极电极是通过沉积和蚀刻于孔洞中的多晶硅而形成。
11.如权利要求7所述的半导体装置的制造方法，还包括 注入一 p+区域邻接该p型阱中的该源极n+区域；以及 形成一源极接触连接该P+区域和该源极n+区域。
全文摘要
本发明公开一种半导体装置提供高崩溃电压和低开启电阻。该半导体装置包括一基底；一埋藏n+层设置于该基底中；一n型外延层设置于该埋藏n+层之上；一p型阱设置于该n型外延层中；一源极n+区域设置于该p型阱中且一端连接至一源极接触；一第一绝缘层设置于该p型阱和该n型外延层的顶部；一栅极设置于该第一绝缘层的顶部；以及一金属电极自该埋藏n+层延伸至一漏极接触，其中该金属电极通过一第二绝缘层而与该n型外延层和该p型阱绝缘。本发明因为介电隔离(例如氧化物)而降低元件面积，并提高操作电压(例如于一实施例中，达到大于700V)，以及因为比硅更强的介电绝缘(例如氧化物)而得到更强健的崩溃电压。
文档编号H01L29/78GK101834204SQ20101012552
公开日2010年9月15日 申请日期2010年2月26日 优先权日2009年2月27日
发明者姚智文, 柳瑞兴, 段孝勤, 郑志昌 申请人:台湾积体电路制造股份有限公司