半导体结构、可逆可编程器件及其编程方法

专利名称：半导体结构、可逆可编程器件及其编程方法
技术领域：
本发明总体涉及一种集成半导体器件，该集成半导体器件包含具有由SiGe或 SiGeC层的第一部分形成的基极区的异质结双极晶体管(HBT)器件、以及具有由SiGe或 SiGeC层的第二部分形成的互连的另一个半导体器件。而且，本发明涉及一种包括沟槽偏置 PNPN可控硅整流器(SCR)的可逆可编程器件或存储器件。
背景技术：
移动通信的持续增长促进了射频(RF)通信的发展。尤其是，这个不断扩大的市场 要求功率消耗更低并且性能提高。已经发现许多应用的一种可能的技术方案是双极互补金属氧化物半导体 (BiCMOS)技术。在标准双极互补金属氧化物半导体(BiCMOS)技术中，互补金属氧化物半导 体(CMOS)工序与双极工序分隔开，从而避免金属氧化物半导体场效应晶体管(M0SFET)和 双极晶体管之间的注入和处理问题。通常需要额外的工序来形成双极晶体管，这会导致处 理时间加长并且制造成本增加。需要一种在利用非常少的额外工序或者无需额外工序的情况下集成双极晶体管 工序和传统CMOS工艺的方法。利用芯片上系统(S0C)和芯片上网络(N0C)，对于共用芯片 上的数字、模拟和RF电路以及逻辑和存储器件的要求高。在有线和无线通信系统中，对于 CM0S、RF CM0S、RF横向扩散金属氧化物半导体(LDMOS)、RFBiCM0S SiGe或SiGeC和砷化镓 技术的需求不断增加。因此，期望在共用系统中形成具有存储器的HBT基器件、具有磁滞现 象的电路和高压器件。此外，期望通过集成SiGe HBT器件和高压电路来使得能够在25伏 和40伏下进行电压控制和功率控制应用。而且，在40伏的功率控制应用需要具有高于该电源电压的触发条件的静电放电 (ESD)网络。在利用LDM0S晶体管的功率技术中，需要25伏和40伏电源条件。在标准CMOS 技术中，利用低压结和阱击穿电压，不可能在该电压范围中提供ESD网络。在标准CMOS技 术中，n型阱区的击穿电压可以低于40伏，这防止在p扩散区、n型阱区、p衬底和n扩散区 中形成可控硅整流器(SCR)。不断需要具有更高触发条件的改进型SCR，它可以用作在高于40伏电源条件下的 ESD结构。期望将高压元件集成到CMOS、高压CMOS或者RF BiCMOS SiGe系统中。今天，还 不存在这种将高压元件例如高压SCR集成到CMOS或者BiCMOS SiGe/SiGeC应用中的集成 系统。此外，由于与BiCMOS技术相关的成本，期望形成这种集成系统而没有额外掩模步骤 或成本。

发明内容
在一个方面中，本发明涉及一种集成半导体器件，包括半导体衬底；第一半导体器件，该第一半导体器件包括位于该半导体衬底的第一区中的异质结双极晶体管(HBT)，其中该HBT包括基极区，该基极区包含SiGe或SiGeC层的第一部分；以及第二半导体器件，该第二半导体器件位于该半导体衬底的第二区中，其中所述第 二半导体器件包括互连，该互连包含SiGe或SiGeC层的第二部分。优选地而非必需地，SiGe或SiGeC层的第二部分包括不同结晶度的不同段。例如， SiGe或SiGeC层的第二部分可以包括多晶段和单晶段。在本发明的具体实施例中，第二半导体器件是包括沟槽电容器和场效应晶体管 (FET)的存储器件，它们通过SiGe或SiGeC层的第二部分而电连接在一起。在本发明的可选实施例中，如果该半导体衬底掺杂有ρ型掺杂剂，则第二半导体 器件是沟槽偏置PNPN可控硅整流器(SCR)。该沟槽偏置PNPN SCR包括位于该ρ型掺杂半 导体衬底中的η型阱上的ρ型阳极、位于该ρ型掺杂半导体衬底上且与该η型阱间隔开的η 型阴极、以及位于该半导体衬底中且邻接该η型阱区域的多晶硅填充沟槽。具体而言，SiGe 或SiGeC层的第二部分位于该多晶硅填充沟槽上且电接触该多晶硅填充沟槽，以便施加偏 置电压到该沟槽。该沟槽偏置PNPN SCR包含五个电极，所述五个电极包括P型阳极、η型阴极、电连 接到η型阱的第一附加电极、电连接到ρ型掺杂半导体衬底的第二附加电极、以及电连接到 SiGe或SiGeC层的第二部分的第三附加电极。可替换地，如果SiGe或SiGeC层的第二部分延伸以形成进一步与ρ型掺杂半导体 衬底电接触的电接触件，则该沟槽偏置PNPN SCR可以仅包含四个电极，所述四个电极包括 P型阳极、η型阴极、电连接到η型阱的第一附加电极、电连接到SiGe或SiGeC层的第二部 分的第二附加电极。而且，如果SiGe或SiGeC层的第二部分延伸以进一步形成与η型阱电接触的电接 触件，则该沟槽偏置PNPN SCR仅包含四个电极，所述四个电极包括ρ型阳极、η型阴极、电 连接到P型掺杂半导体衬底的第一附加电极、电连接到SiGe或SiGeC层的第二部分的第二 附加电极。在另一个方面中，本发明涉及一种用于形成集成半导体器件的方法，包括提供半导体衬底；在半导体衬底的第一区中形成包括异质结双极晶体管(HBT)的第一半导体器件， 并在半导体衬底的第二区中形成第二半导体器件；在第一区和第二区上形成SiGe或SiGeC层，其中SiGe或SiGeC层的第一部分形 成HBT中的基极区，并且其中SiGe或SiGeC层的第二部分形成第二半导体器件中的互连。在另一个方面中，本发明涉及一种半导体衬底，包括具有第一导电类型的掺杂半导体衬底；位于该掺杂半导体衬底中的掺杂阱区，其中该掺杂阱区具有相反的第二导电类 型；位于该掺杂阱区的第一部分上的第一掺杂层，其中该第一掺杂层具有第一导电类型；位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二掺杂层，其中该第二掺杂层具有相反的第二导电类型；位于该掺杂半导体衬底中且邻接该掺杂阱区的沟槽，其中所述沟槽包括导电或半导体沟槽填充体；以及位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到该沟槽填充体。优选地而非必需地，该沟槽填充体包括多晶硅。而且，该导电层优选包括SiGe或SiGeC0在本发明的具体实施例中，该第一导电类型是ρ型，并且该第二导电类型是η型。通过这种方式，该半导体衬底包括沟槽偏置PNPNSCR。更具体而言，本发明的该沟槽偏置PNPN SCR器件包括五个电极，所述五个电极包 括电连接到P型导电性的第一掺杂层的阳极、电连接到η型导电性的第二掺杂层的阴极、电 连接到P型掺杂半导体衬底的第一附加电极、电连接到η型掺杂阱区的第二附加电极、以及 电连接到导电层的第三附加电极。可替换地，如果该导电层延伸以进一步形成与P型掺杂 半导体衬底电接触的电接触件，则该沟槽偏置PNPN SCR可以仅包含四个电极，所述四个电 极包括电连接到P型导电性的第一掺杂层的阳极、电连接到η型导电性的第二掺杂层的阴 极、电连接到η型掺杂阱区的第一附加电极、以及电连接到导电层的第二附加电极。而且， 如果该导电层延伸以进一步形成与η型掺杂阱区电接触的电接触件，则该沟槽偏置PNPN SCR可以仅包含四个电极，所述四个电极包括电连接到ρ型导电性的第一掺杂层的阳极、电 连接到η型导电性的第二掺杂层的阴极、电连接到ρ型掺杂半导体衬底的第一附加电极、以 及电连接到导电层的第二附加电极。在本发明的可替换实施例中，该第一导电类型是η型，并且该第二导电类型是ρ 型。因此，该半导体结构包括沟槽偏置NPNP SCR0在另一个方面中，本发明涉及一种可逆可编程器件，包括具有第一导电类型的掺杂半导体衬底；位于该掺杂半导体衬底中的掺杂阱区，其中所述掺杂阱区具有相反的第二导电类 型；位于该掺杂阱区的第一部分上的第一掺杂层，其中所述第一掺杂层具有第一导电 类型；位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二掺杂层，其中 所述第二掺杂层具有相反的第二导电类型；位于该掺杂半导体衬底中且邻接该掺杂阱区的沟槽，其中该沟槽包括导电或半导 体沟槽填充体；以及位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到该沟槽填充体，其中在接地电压施加到该沟槽填充体之后，该可逆可编程器件具有未偏置触发电 压；在第一正偏置电压施加到该沟槽填充体之后，该可逆可编程器件具有高于该未偏置触 发电压的至少第一偏置触发电压。这种可逆可编程器件可以在不同于第一正偏置电压的附加正偏置电压施加到沟 槽填充体之后具有一个或多个附加偏置触发电压，该一个或多个附加偏置触发电压不同于第一偏置触发电压且高于未偏置触发电压。在另一个方面中，本发明涉及一种存储器件，包括如上所述的可逆可编程器件。具体而言，本发明的该存储器件处于由未偏置触发电压表征的基本状态、或者处于由第一偏 置触发电压表征的第一已编程状态、或者处于由一个附加偏置触发电压表征的附加可编程 状态。在另一个方面中，本发明涉及一种用于对可逆可编程器件进行编程的方法，包 括提供可逆可编程器件，该可逆可编程器件包括(1)具有第一导电类型的掺杂半 导体衬底；(2)位于该掺杂半导体衬底中的掺杂阱区，其中所述掺杂阱区具有相反的第二 导电类型；(3)位于该掺杂阱区的第一部分上的第一掺杂层，其中所述第一掺杂层具有第 一导电类型；(4)位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二掺杂 层，其中该第二掺杂层具有相反的第二导电类型；(5)位于该掺杂半导体衬底中且邻接该 掺杂阱区的沟槽，其中所述沟槽包括导电或半导体沟槽填充体；以及(6)位于该沟槽上且 与该沟槽电连接的导电层，用于施加偏置电压到该沟槽填充体；经导电层将接地电压施加到该沟槽填充体，从而将该可逆可编程器件设定为由未 偏置触发电压表征的基本状态；以及经导电层将第一正偏置电压施加到该沟槽填充体，从而将该可逆可编程器件设定 为由高于该未偏置触发电压的第一偏置触发电压表征的第一已编程状态。而且，可以将不同于第一正偏置电压的一个或多个附加正偏置电压施加到沟槽填 充体，以将该可逆可编程器件设定为一个或多个附加已编程状态，该一个或多个附加已编 程状态由不同于第一偏置触发电压且高于未偏置触发电压的附加偏置触发电压表征。接地 电压、第一正偏置电压、或一个或多个附加正偏置电压可以重复施加到沟槽填充体，从而将 该可逆可编程器件设定为基本状态、第一已编程状态、或一个或多个附加已编程状态。在另一个方面中，本发明涉及一种静态随机存储器单元，包含彼此交叉耦合以形 成锁存网络的至少两个沟槽偏置可控硅整流器(SCR)器件。通过下面的公开内容以及所附权利要求，本发明的其它方面、特征和优点将更加
完全清楚。


图1示出根据本发明的一个实施例的示例性集成半导体器件的截面视图，该集成 半导体器件包括具有由SiGe或SiGeC层的第一部分形成的基极区的HBT和具有由SiGe或 SiGeC层的第二部分形成的互连的动态随机存取存储器(DRAM)。图2示出根据本发明的一个实施例的示例性集成半导体器件的截面视图，它和图 1所示的示例性集成半导体器件类似，不同之处在于，HBT具有由沟槽结构包围的次集电极 区和集电极区。图3示出根据本发明的一个实施例的示例性集成半导体器件的截面视图，该集成 半导体器件包括具有由SiGe或SiGeC层的第一部分形成的基极区的HBT和具有由SiGe或 SiGeC层的第二部分形成的沟槽接触的沟槽偏置PNPN可控硅整流器(SCR)。图4A-4K示出根据本发明的一个实施例、用于形成图1的集成半导体器件的示例性处理步骤。图5A-5F示出根据本发明的一个实施例、用于形成图2的集成半导体器件的示例 性处理步骤。图6A-6I示出根据本发明的一个实施例、用于形成图3的集成半导体器件的示例 性处理步骤。
图7A-7B是传统PNPN SCR器件的截面视图和顶视图。图8示出图7A-7B的传统PNPN SCR器件的I-V特性曲线。图9A-9B是根据本发明的一个实施例的、包含由沟槽结构包围的η型阱区的沟槽 偏置PNPN SCR器件的截面视图和顶视图。图10Α-10Β是根据本发明的一个实施例的、包含仅位于η型阱区一侧的沟槽结构 的沟槽偏置PNPN SCR器件的截面视图和顶视图。图11示出本发明的沟槽偏置PNPN SCR器件的I-V特性曲线。 图12是根据本发明的一个实施例的、由导电层将其沟槽结构和其P掺杂衬底跨接 (strap)在一起的沟槽偏置PNPN SCR器件的截面视图。图13是根据本发明的一个实施例的、由导电层将其沟槽结构和其η型阱跨接在一 起的沟槽偏置PNPN SCR器件的截面视图。
具体实施例方式在下面的描述中，提出许多具体细节，例如具体结构、部件、材料、尺寸、处理步骤 和技术，以便完全理解本发明。然而，本领域技术人员将会理解，本发明可以不利用这些具 体细节来实现。在其它情况下，没有描述公知的结构或处理步骤，以避免混淆本发明。应当理解的是，当作为层、区或衬底的部件叙述成位于另一个部件“上”或“上方” 时，它可以直接位于该另一个部件上或者还可以存在中间部件。相反，当一个部件叙述成 “直接位于”另一个部件“上”或“上方”时，则不存在中间部件。还应当理解的是，当一个部 件叙述成位于另一个部件“下”或“下方”时，它可以直接位于该另一个部件下或下方，或者 还可以存在中间部件。相反，当一个部件叙述成“直接位于”另一个部件“下”或“下方”时， 则不存在中间部件。本发明提供一种集成半导体器件，该集成半导体器件包括具有由SiGe或SiGeC层 的第一部分形成的基极区的HBT和具有由SiGe或SiGeC层的第二部分形成的互连的第二 半导体器件。该HBT和第二半导体器件可以通过集成工艺形成在相同半导体衬底中，其中 该集成工艺同时制造HBT和第二半导体器件的多个结构部件，从而大大减少加工时间和制 造成本。这里所述的术语“SiGe”是指具有通式SipxGex(其中0 < χ < 1)的合金。这里所 述的术语“SiGe”是指具有通式SimGexCy (其中0 < χ < 1，0 < y < 1并且0 < x+y < 1) 的三元合金，或者是指其中包含有碳的硅锗合金。在本发明的具体实施例中，第二半导体器件是例如DRAM单元的存储器件，它包含 通过SiGe或SiGeC层的第二部分而跨接(S卩，电连接)在一起的沟槽电容器和场效应晶体 管(FET)。图1示出示例性集成半导体器件的截面视图，它包括HBT 20和DRAM单元40。具体来说，HBT 20位于半导体衬底10的第一区中，而DRAM单元40位于半导体衬底10的第
二区中。本发明所采用的半导体衬底10包括以下任何半导体材料，所述半导体材料包括， 但不限于未掺杂Si、n型掺杂Si、p型掺杂Si、单晶Si、多晶Si、非晶形Si、Ge、SiGe、SiC、 SiGeC、Ga、GaAs、InAs、InP和所有其它III/V或II/VI化合物半导体。半导体衬底10还可以 包括有机半导体或多层半导体，例如Si/SiGe、绝缘体上硅(SOI)或绝缘体上SiGe (SGOI)。在本发明的优选实施例中，半导体衬底10由含硅半导体材料(也就是，包含硅的 半导体材料)构成，例如Si (包括未掺杂Si、n型掺杂Si、p型掺杂Si、单晶Si、多晶Si、非 晶形Si)、SiGe、SiGeC等等。包含在半导体衬底10中的硅可以和随后沉积的金属硅化物发 生反应，形成金属硅化物接触件。另一方面，通过本发明还可以想到半导体衬底10可以不 包含硅，并且随后在半导体衬底10上形成图形化的含硅层(未示出)，以便形成金属硅化物 接触件。半导体衬底10可以被掺杂、未被掺杂、或者其中包含掺杂区和未掺杂区。这些掺 杂区被称为“阱”，并且可以用于限定多个器件区。例如，半导体衬底10的第二区(即，DRAM 单元所在的区)可以表示掺杂(η或ρ型)区41。通常，η型掺杂区用于形成ρ沟道场效应 晶体管(P-FET)，而ρ型掺杂区用于形成η沟道场效应晶体管(n-FET)。通常在半导体衬底10中设置一个或多个电介质隔离区(例如，浅沟槽隔离或STI 区)，以便使相邻器件区彼此隔离。电介质隔离区可以是沟隔离区或场氧化物隔离区。沟隔 离区利用本领域技术人员熟知的传统沟隔离工艺来形成。例如，可以在形成沟隔离区的过 程中进行光刻、蚀刻和利用沟槽电介质填充沟槽。可选地，在沟槽填充之前在沟槽中形成衬 垫，在沟槽填充之后执行稠化步骤，并且在沟槽填充之后还可以执行平面化处理。该场氧化 物可以利用所谓的硅局部氧化工艺来形成。HBT器件20包括位于半导体衬底10中的次集电极22和集电极24。包括SiGe或 SiGeC层的第一部分2A的基极层形成在集电极24上，可任选的金属硅化物接触层28位于 基极层上。位于电介质间隔件32之间的发射极30形成在HBT基极层2A的上表面上，并且 导电插塞34提供接触到发射极30和HBT基极层2A的相应电接触件。另一方面，DRAM单 元40包括沟槽电容器和FET。具体来说，该沟槽电容器包含埋置板(即，外部电极)42、节 点电介质层44和导电沟槽填充体(S卩，内部电极)46。该FET包含源极52、漏极54、栅电介 质层56、栅导体58。由上述SiGe或SiGeC层的第二部分2B形成的导电带或互连位于该沟 槽电容器和该FET之间，用于将FET的漏极54电连接到沟槽电容器的导电沟槽填充体46。 可任选的金属硅化物接触层60可以形成在FET的源极52和漏极54以及DRAM带2B之上， 而导电插塞62提供接触到FET的源极52的电接触。然后层间电介质(ILD) 12沉积在整个 结构上，覆盖HBT器件20和DRAM单元40。注意，根据本发明的具体实施例，图1所示的HBT器件包含仅由掺杂水平限定的次 集电极22和集电极24。然而，在本发明的可选实施例中，本发明的HBT器件还可以由包围 HBT器件的次集电极和集电极的沟槽结构来限定。图2示出和图1所示结构基本相同的集成半导体器件，不同之处在于HBT器件20的次集电极22和集电极24进一步由包围次集电极22和集电极24的环形沟槽结构35来 限定。具体来说，该沟槽结构35包括绝缘体衬垫38，并且由导电材料或半导体36来填充。而且，该沟槽结构35的开口完全被浅沟槽隔离覆盖，从而使得导电或半导体沟槽填充体 36 “浮置”。图2所示的这种沟槽限定结构减小了次集电极22和集电极24的电容。在本发明的另一个具体实施例中，集成半导体器件的第二半导体器件是新式沟槽 偏置PNPN SCR器件，它包含填充了多晶硅的沟槽，其中具有由SiGe或SiGeC层的第二部分 形成的沟槽接触件。图3示出包括HBT 20和沟槽偏置PNPN SCR器件70的示例性集成半导体器件的 截面视图。具体来说，HBT器件20包括位于半导体衬底10中的次集电极22和集电极24。包 括SiGe或SiGeC层的第一部分4A的基极层形成在集电极24上，可任选的金属硅化物接触 层28位于其上。位于电介质间隔件32之间的发射极30形成在HBT基极层4A的上表面上， 并且导电插塞34提供接触到发射极30和HBT基极层4A的相应电接触件。另一方面，沟槽偏置PNPN SCR器件70包括⑴位于半导体衬底10中η型阱71 上的P型阳极72，其中该半导体衬底10在该具体实施例中掺杂有P型掺杂剂物质；(2)位于 该P型掺杂半导体衬底10上且与该η型阱71间隔开的η型阴极76 ；以及(3)位于半导体 衬底10中邻接该η型阱71且包含具有多晶硅沟槽填充体82的绝缘体衬垫84的沟槽80。 由SiGe或SiGeC层的第二部分4Β形成的沟槽接触件位于该多晶硅填充沟槽80上且电接 触该多晶硅填充沟槽80，以便施加偏置电压到该沟槽80。可选地，η型掺杂表面接触层74可以设置在该η型阱71上，同时通过STI与ρ型 阳极72间隔开且隔离。而且，可任选的ρ型掺杂表面接触层78可以设置在ρ型掺杂半导 体衬底10上，同时通过STI与η型阴极76间隔开且隔离。表面金属硅化物层88和导电插 塞89也可以形成在ρ型阴极72、η型掺杂表面接触层74、η型阴极76和ρ型掺杂表面接触 层78上，从而提供到沟槽偏置PNPN SCR器件70的电接触。如上所述，HBT和第二半导体器件(例如，图1和2所示的DRAM单元或者图3所 示的沟槽偏置PNPN SCR器件)可以容易地通过集成工艺形成在相同半导体衬底中，其中在 该集成工艺中，同时制造HBT和第二半导体器件的多个结构部件，从而大大减少加工时间 和制造成本。图4Α-4Κ示出根据本发明的一个实施例的用于形成图1的HBT和DRAM单元的集 成工艺的示例性处理步骤。首先参照图4Α，图4Α示出在半导体衬底10上形成被图形化的电介质掩模101。通 过首先在整个衬底10上沉积覆盖式(blanket)电介质掩模层(未示出)然后对该覆盖式 电介质掩模层进行图形化以形成其一个或多个开口，来形成该被图形化的电介质掩模101。 该覆盖式电介质掩模层可以包括任何合适的电介质掩模材料，所述电介质掩模材料包括但 不限于氧化物、氮化物和氧氮化物。优选地而非必需地，该覆盖式电介质掩模层包含氮化 硅。该覆盖式电介质掩模层可以通过任何传统沉积工艺来形成，所述沉积工艺包括但不限 于化学汽相沉积(CVD)、等离子体增强型CVD、溅射、蒸镀、化学溶液沉积和其它类似沉积 工艺。可替换地，它可以通过传统热氧化、氮化或氧氮化工艺来形成。用于对该覆盖式电介 质掩模层图形化的工艺是本领域所熟知的，因此在此没有详细描述。优选地，通过例如光刻 或RIE的传统工艺来对该覆盖式电介质掩模层进行图形化。接着，执行第一离子注入步骤，以将η型掺杂剂物质(用于形成NPN HBT器件)或P型掺杂剂物质(用于形成PNP HBT器件)注入到半导体衬底10中，以形成次集电极22， 如图4A所示。在第一离子注入步骤之后，从半导体衬底10去除被图形化的电介质掩模101，接 着在半导体衬底10上外延生长半导体材料，以形成全部埋入到延伸了的半导体衬底10中 的次集电极22，如图4B所示。然后在该延伸了的半导体衬底10上形成光致抗蚀剂阻挡掩模102，接着通过沟槽 蚀刻在半导体衬底10中形成深沟槽104，如图4C所示。本发明中所采用的该沟槽蚀刻工艺 优选而非必需为基于等离子体的反应离子蚀刻(RIE)工艺或任何其它干法蚀刻工艺。该深 沟槽104优选具有大约1至10微米的深度，更优选为大约1至3微米的深度。随后，在深沟槽104的下部通过第二离子注入步骤在半导体衬底10中形成埋置板 42 ( S卩，图1和2所示的沟槽电容器40的外部电极)，并且节点电介质层44沉积在深沟槽 104的内表面上，如图4D所示。该节点电介质层44可以包含任何电介质材料，所述电介质 材料包括但不限于硅氧化物、铝氧化物、铪氧化物、锶钡氧化物等等。优选地，节点电介质 层44包含高k (即，k > 4. 0)电介质材料，例如氧化铝(Al2O3)和氧化铪(HfO2)，它们使得可 以利用相对浅的沟槽来获得沟槽电容器的所需电容，例如大约20fF，从而减小所需的器件 加工时间。节点电介质层44可以通过任何合适的电介质沉积技术来沉积，这些技术包括但 不限于ALD、CVD和PVD。节点电介质层44的厚度范围优选为从大约40埃至大约500埃。在形成节点电介质层44之后，利用导电材料或半导体(例如，掺杂多晶硅)46来 填充深沟槽104，如图4E所示，从而形成图1所示的沟槽电容器40的内部电极。通过在填充深沟槽104之后剥离，可以从半导体衬底10的表面上去除光致抗蚀剂 阻挡掩模102，然后在次集电极22的两侧和沟槽填充体46的一侧形成浅沟槽隔离区域，如 图4F所示。然后执行第二离子注入步骤，以便同时形成用于HBT器件的集电极24和用于DRAM 单元的FET的掺杂阱41，如图4G所示。第二离子注入步骤中所采用的掺杂剂物质必须具 有与第一离子注入步骤中所使用的掺杂剂物质相同的导电类型，从而HBT器件的次集电极 22和集电极24具有相同的导电类型。优选地，第一和第二离子注入步骤采用η型掺杂剂物 质，从而所形成的HBT器件是具有η型掺杂集电极24和次集电极22的NPN器件，并且所形 成的DRAM单元包含位于η型阱中的ρ沟道FET。可替换地，第一和第二离子注入步骤采用 P型掺杂剂物质，从而所形成的HBT器件是具有ρ型掺杂集电极24和次集电极22的PNP器 件，并且所形成的DRAM单元包含位于ρ型阱中的η沟道FET。接着，在HBT器件区域上形成阻挡掩模106，以完全覆盖集电极24，同时在掺杂阱 区41执行传统CMOS处理步骤，以形成具有源极52、漏极54、栅电介质56和栅导体58的 FET,如图4H所示。这些CMOS处理步骤是本领域熟知的，因此在此不再赘述。在整个结构上形成另一个图案掩模层108，其中具有集电极24上的第一开口和在 沟槽填充体46和漏极54的一部分上延伸的第二开口，如图41所示。通过这种方式，SiGe 或SiGeC层可以选择性沉积在集电极24和沟槽填充体46上，同时SiGe或SiGeC层的第一 部分2A形成将要形成的HBT器件的基极，并且SiGe或SiGeC层的第二部分2B形成电连接 沟槽填充体46和将要形成的DRAM单元的漏极54的带或者互连。本发明的SiGe或SiGeC层可以具有平坦型Ge含量分布(S卩，在整个含SiGe或SiGeC层中提供基本均勻的Ge含量)、多阶型Ge含量分布(即，在整个含SiGe或SiGeC层 中存在多个均勻Ge含量的台阶)、或者坡度型Ge含量分布(即，在含SiGe或SiGeC层中Ge 含量变化)。这里采用的术语“Ge含量分布”或“锗含量分布”是指结构中的锗含量作为结 构中的厚度或深度的函数的曲线图。优选地，本发明的SiGe或SiGeC层具有坡度型Ge含量 分布，它可以具有任何合适形状，不论规则形状还是不规则形状。例如，这种SiGe或SiGeC 层可以具有三角形Ge含量分布、或者梯形Ge含量分布。优选地，本发明的SiGe或SiGeC层通过化学汽相沉积(CVD)而假同晶 (pseudomorphically)生长，其中具有良好构造的工艺控制和经验证的可复制性，并且适用 于批量加工和大规模制造。此外，CVD工艺不需要等离子体处理，并且除了能带结构中的微 小变化和确保基极层中的超低污染水平之外，该替代Ge原子是电惰性的。因此，SiGe或SiGeC层的Ge含量分布可以进行容易的修改或者调节，以便在合 金和掺杂剂中均提供适合特定基本分布的可能性，并且使得可以利用锗来假同晶生长硅合 金，以便进一步改进HBT性能。在沉积SiGe或SiGeC层之后，在整个结构上形成另一个图案掩模层110，其中仅在 HBT器件区域的基极层2A上具有开口，从而发射极30可以形成在基极层2A上，如图4J所 7J\ ο然后可以沿发射极30的侧壁形成电介质间隔件32，接着进行自对准硅化 (salicidation)工艺，以在HBT基极层2A上形成金属硅化物表面接触层28，并在DRAM单 元的源极52、漏极54、栅导体58和SiGe或SiGeC带2B上形成硅化物接触件60，如图4K所
7J\ ο最后，可以在图4K的整个结构上沉积ILD层12，并且可以在其中形成导电插塞34 和62，以便提供到HBT器件20和DRAM单元40的电接触，如图1所示。图5A-5F示出根据本发明的一个实施例用于形成图2的沟槽限定HBT和DRAM单 元的另一个集成工艺的示例性处理步骤。具体来说，在延伸了的半导体衬底10中形成埋置次集电极22之后(如图4B所 示)，在半导体衬底10上沉积光致抗蚀剂阻挡掩模102，接着进行沟槽蚀刻，从而在HBT器 件区域形成环形深沟槽35，并在DRAM单元器件区域形成深沟槽104，如图5A所示。该环形 深沟槽35包围埋置次集电极22，因此提供对HBT次集电极22的沟槽限定。如上所述，本发 明中所采用的沟槽蚀刻工艺优选而非必需为基于等离子体的反应离子蚀刻(RIE)工艺或 者任何其它干法蚀刻工艺。环形深沟槽35和深沟槽104的深度范围优选为大约1微米至 大约10微米，更优选为大约1微米至大约3微米。随后，在深沟槽104的下部通过第二离子注入步骤在半导体衬底10中形成埋置板 42 ( S卩，图1和2所示的沟槽电容器40的外部电极)，如图5B所示。然后执行电介质沉积 步骤，以在HBT器件区域中的环形深沟槽35的内表面上形成绝缘体衬垫38，并在DRAM单元 器件区域中的深沟槽104的内表面上形成节点电介质层44。绝缘体衬垫38和节点电介质 层44可以包括任何绝缘体材料，所述绝缘体材料包括但不限于硅氧化物、铝氧化物、铪氧 化物、锶钡氧化物等等，如上所述。绝缘体衬垫38和节点电介质层44可以通过任何合适的 电介质沉积技术来沉积，这些技术包括但不限于ALD、CVD和PVD，并且绝缘体衬垫38和节 点电介质层44的厚度范围优选为从大约40埃至大约500埃。
在形成绝缘体衬垫38和节点电介质层44之后，利用导电材料或半导体(例如，掺杂多晶硅)同时填充环形深沟槽35和深沟槽104，从而形成图5C所示的沟槽填充体36和 46。通过在填充环形深沟槽35和深沟槽104之后剥离，可以从半导体衬底10的表面 上去除光致抗蚀剂阻挡掩模102，然后形成浅沟槽隔离区域。一方面，通过浅沟槽隔离完全 覆盖环形深沟槽35，因此沟槽填充体36变成“浮置”，其中没有外部电接触件。另一方面， 沟槽填充体46仅在其一侧部分地被浅沟槽隔离覆盖，如图5D所示。然后执行第二离子注入步骤，以便同时形成用于HBT器件的集电极24和用于DRAM 单元的FET的掺杂阱41，如图5E所示。具体说来，集电极24位于次集电极22上，因此也被 环形深沟槽35包围。接着，在HBT器件区域上形成阻挡掩模106，从而完全覆盖集电极24，同时在掺杂 阱区41执行传统CMOS处理步骤，从而形成具有源极52、漏极54、栅电介质56和栅导体58 的FET，如图5F所示。可以执行与图4I-4K中所述步骤类似的后续处理步骤，以形成图2所 示的半导体器件结构，它包含由环形深沟槽35来限定其次集电极22和集电极24的HBT器 件20。图6A-6I示出根据本发明的一个实施例用于形成图3的HBT 20和沟槽偏置PNPN SCR器件70的另一个集成工艺的示例性处理步骤。首先，为了形成沟槽偏置PNPN SCR器件，半导体衬底10必须掺杂ρ型掺杂剂物质。 可替换地，为了形成沟槽偏置NPNP SCR器件，半导体衬底10必须掺杂η型掺杂剂物质(附 图没有具体示出，但是可以通过本发明来想到)。在延伸了的半导体衬底10中形成埋置次集电极22之后(如图4Β所示)，在半导 体衬底10上沉积光致抗蚀剂阻挡掩模102，接着进行沟槽蚀刻，以在HBT器件区域形成环形 深沟槽35，并在沟槽偏置PNPN器件区域形成深沟槽80，如图6Α所示。如上所述，在本发明 中采用的沟槽蚀刻工艺优选而非必需为基于等离子体的反应离子蚀刻(RIE)工艺或任何 其它干法蚀刻工艺。环形深沟槽35和深沟槽80的深度范围优选为大约1微米至大约10 微米，更优选为大约1微米至大约3微米。然后执行电介质沉积步骤，以在HBT器件区域中的环形深沟槽35的内表面上形成 第一绝缘体衬垫38，同时在沟槽偏置PNPN器件区域中的深沟槽80的内表面上形成第二绝 缘体衬垫84。如上所述，绝缘体衬垫38和84可以包含任何绝缘体材料，所述绝缘体材料包 括但不限于硅氧化物、铝氧化物、铪氧化物、锶钡氧化物等等。绝缘体衬垫38和84可以通 过任何合适的电介质沉积技术来沉积，这些技术包括但不限于ALD、CVD和PVD，并且绝缘 体衬垫38和84的平均厚度范围优选为从大约40埃至大约500埃。在形成绝缘体衬垫38 和84之后，利用导电材料或半导体(例如，掺杂多晶硅)同时填充环形深沟槽35和深沟槽 80，从而形成图6B所示的沟槽填充体36和82。通过在填充环形深沟槽35和深沟槽80之后剥离，可以从半导体衬底10的表面上 去除光致抗蚀剂阻挡掩模102，然后形成浅沟槽隔离区域，如图6C所示。一方面，通过浅沟 槽隔离完全覆盖环形深沟槽35，因此沟槽填充体36变成“浮置”，其中没有外部电接触件。 另一方面，沟槽填充体82仅在两侧部分地被浅沟槽隔离覆盖，而中间部分暴露在衬底表面 上，如图6C所示。
然后执行第二离子注入步骤，以便同时形成用于HBT器件的集电极24和用于沟槽 偏置SCR器件的掺杂阱71，如图6D所示。具体说来，集电极24位于次集电极22上，因此 也被环形深沟槽35包围。第二离子注入步骤中采用的掺杂剂物质必须具有与第一离子注 入步骤中的掺杂剂物质相同的导电类型，从而HBT器件的次集电极22和集电极24具有相 同的导电类型。优选地，第一和第二离子注入步骤采用η型掺杂剂物质，从而所形成的HBT 器件是具有η型掺杂集电极24和次集电极22的NPN器件，并且掺杂阱区71是其上可以形 成PNPN SCR器件的η型阱。可替换地，第一和第二离子注入步骤都采用ρ型掺杂剂物质， 从而所形成的HBT器件是具有ρ型掺杂集电极24和次集电极22的PNP器件，并且掺杂阱 区71是其上可以形成NPNP SCR器件的ρ型阱。接着，在整个结构上形成被图形化的掩模107Α，只是在η型阱71的第一部分和ρ 型掺杂半导体衬底10的第一部分上设置两个开口。然后在这两个开口上选择性地执行通 常用于形成P沟道FET的源极/漏极注入体的传统CMOS处理步骤，从而在η型阱71的第 一部分上形成P型阳极72，并在ρ型掺杂半导体衬底10的第一部分上形成ρ型掺杂衬底接 触层78 (可任选的)，如图6Ε所示。在形成ρ型阳极72和ρ型掺杂衬底接触层78之后，从 衬底表面去除被图形化的掩模107Α。
然后在整个结构上形成另一个被图形化的掩模107Β，不同之处在于，只是在η型 阱71的不同的第二部分和ρ型掺杂半导体衬底10的不同的第二部分上设置两个开口。在 这两个开口上选择性地执行通常用于形成η沟道FET的源极/漏极注入体的传统CMOS处 理步骤，以在η型阱71的第二部分上形成η型掺杂阱接触层74 (可任选的)，并在ρ型掺杂 半导体衬底10的第二部分上形成η型阳极76，如图6F所示。在形成η型掺杂阱接触层74 和η型阳极76之后，从衬底表面去除被图形化的掩模107Β。注意，ρ型阳极72、η型阴极76、可任选的η型掺杂阱接触层74以及可任选的ρ型 掺杂衬底接触层78均通过浅沟槽隔离与深沟槽80的开口间隔开且隔离，并且它们相互之 间也间隔开且隔离，如图6F所示。在整个结构上形成另一个图案掩模层112，其中具有集电极24上的第一开口和沟 槽填充体82上的第二开口，如图6G所示。通过这种方式，可以在集电极24和沟槽填充体 82上选择性沉积SiGe或SiGeC层，同时该SiGe或SiGeC层的第一部分4Α形成将要形成的 HBT器件的基极，并且该SiGe或SiGeC层的第二部分4Β形成将要形成的沟槽偏置PNPN器 件的深沟槽80的导电接触件。在沉积SiGe或SiGeC层之后，在整个结构上形成另一个图案掩模层114，其中仅在 HBT器件区域中的基极层4Α上具有开口，从而可以在基极层4Α上形成发射极30，如图6Η 所示。然后可以沿发射极30的侧壁形成电介质间隔件32，接着进行自对准硅化工艺，以 在HBT基极层2Α上形成金属硅化物表面接触层28，并在沟槽偏置PNPN器件的ρ型阳极72、 η型掺杂阱接触层74、η型阴极以及ρ型掺杂衬底接触层78上形成硅化物接触件88，如图 61所示。最后，可以在图61的整个结构上沉积ILD层12，并且可以在其中形成导电插塞34 和89，以便提供到HBT器件20和沟槽偏置PNPN器件70的电接触，如图3所示。虽然图1-61示意性示出根据本发明的具体实施例的若干示例性半导体器件结构和示例性处理步骤，但是，清楚的是，本领域技术人员可以容易地对这些处理步骤以及如此 形成的器件结构进行修改，以便适应于具体应用需求，而这些修改与上述描述是一致的。例 如，虽然DRAM单元和沟槽偏置PNPN SCR器件示出为可以与SiGe或SiGeC基HBT器件集成 的示例性半导体器件，但是，清楚的是，本领域技术人员可以容易地将这种DRAM单元和沟 槽偏置PNPN SCR器件替换为其它合适的半导体器件，例如二极管、晶体管、电容器、电阻器 等等。而且，本发明的DRAM单元和沟槽偏置PNPN SCR器件还可以容易地应用于不需要HBT 器件的其它应用场合。还重要的是，注意到，上述沟槽偏置SCR器件是新式SCR器件结构。更重要的是， 这种沟槽偏置SCR器件结构可以通过施加正向沟槽偏置电压而实现多个触发状态条件，并 且尤其适用于需要多个触发条件的应用场合。传统PNPN SCR器件包括位于η型阱上从而又位于P型掺杂衬底上的P型阳极和 位于P型掺杂衬底上并与η型阱间隔开的η型阴极，如图7Α和7Β所示。可以为η型阱和 P型掺杂衬底设置可任选的表面接触层，其中η型阱和ρ型掺杂衬底相应地掺杂有η型和ρ 型掺杂剂物质。图7Α和7Β所示的传统SCR器件没有包含任何沟槽结构，并且这种SCR器件的I-V 特性曲线包含单个触发点或状态，如图8所示。相反，图9Α-9Β和10Α-10Β所示的本发明的沟槽偏置SCR器件均包含沟槽(图 9Α-9Β所示的环形，或者图10Α-10Β所示的线形)，其中该沟槽和η型阱区邻接，并且被导电 材料或半导体材料填充。该导电或半导体沟槽填充体通过覆盖在沟槽内表面上的绝缘体衬 垫而与周围的η型阱区和ρ型掺杂衬底隔离。通过这种方式，该导电或半导体沟槽填充体 是“浮置”的，从而用作电容器分压网络。具体来说，第一电容器形成在沟槽和η型阱区之 间，而第二电容器形成在沟槽和P型掺杂衬底之间。浮置的该导电或半导体沟槽填充体的 电压电位是形成在沟槽和η型阱区之间的电容器尺寸和形成在沟槽和P型掺杂衬底之间的 电容器尺寸的函数。更重要的是，当正向偏置电压施加到该导电或半导体沟槽填充体时，沟 槽偏置SCR器件的触发状态相应改变。事实上，本发明的每个沟槽偏置SCR器件的I-V特 性曲线包含由正向偏置电压调制的多个触发点或状态，如图11所示。可以采用任何合适的导电或半导体材料来填充本发明的沟槽，这些导电或半导体 材料包括但不限于金属、金属合金、金属硅化物、金属氮化物、导电聚合物、未掺杂硅、η型 掺杂硅、ρ型掺杂硅、单晶硅、多晶硅、非晶硅、Ge、SiGe、SiC、SiGeC, Ga、GaAs、InAs、InP和 所有其它III/V或II/VI化合物半导体。优选地，该沟槽填充体材料具有与衬底材料类似 的热膨胀系数，从而在沟槽填充体和周围的衬底材料之间产生很小的机械应力或没有机械 应力。更优选地，该沟槽填充体材料具有足够高的热稳定性，以承受随后的高温处理步骤。 在本发明的具体优选(而非必需)实施例中，由多晶硅来填充该沟槽。图9A-9B示出沟槽偏置PNPN SCR器件的截面视图和顶视图，它包含ρ型掺杂半导 体衬底10，其中具有η型阱71。P型阳极72和可任选的η型掺杂阱接触层74设置在η型 阱71的不同部分上，并且通过浅沟槽隔离而相互隔离。η型阴极76和可任选的ρ型掺杂衬 底接触层78设置在ρ型掺杂衬底10的不同部分上，但是位于η型阱71的外部。η型阴极 76和可任选的ρ型掺杂衬底接触层78还通过浅沟槽隔离而相互隔离。环形深沟槽80设置 成紧密靠近η型阱71，其中该环形深沟槽包含绝缘体衬垫84，并且被导电或半导体材料82填充。更具体而言，环形深沟槽80包围η型阱71，如图9Α所示。在沟槽80的开口上形成导电层86，以便提供到沟槽填充体82电接触。通过这种方式，可以经导电层86施加电压，从而偏置沟槽80。图10Α-10Β是根据本发明的另一个实施例的另一个沟槽偏置PNPN SCR器件的截 面视图和顶视图，它和图9Α-9Β所示的类似，不同之处在于，沟槽80是线形结构，而不是环 形结构，并且它仅设置在η型阱71的一侧。本发明的发明人惊讶且出乎意料地发现，上述沟槽偏置PNPNSCR器件具有由正向 沟槽偏置电压调制的多个触发点或触发状态，如图11所示。具体来说，当沟槽80的电压偏 置到接地电位(例如，Vss)时，沟槽偏置PNPN SCR器件的锁定触发电压处于第一较低状态。 然而，当沟槽80的电压被正向偏置时，该沟槽偏置PNPN SCR器件的锁定触发电压根据所采 用的沟槽偏置电压而变化为多个更高状态。更重要的是，在去除沟槽偏置电压之后，即，在将沟槽从正向偏置电压断开连接之 后，该SCR器件不会经历返回到较低触发状态的转变。相反，它保持在较高触发状态，好像 被偏置一样。看上去，本发明的SCR器件的深沟槽结构能够在沟槽偏置阶段期间存储电荷， 并且所存储的电荷又在去除沟槽偏置电压之后调制该锁定状态，从而SCR器件可以保持在 该较高触发状态，而不会衰变。事实上，SCR器件的锁定触发状态仅在沟槽偏置回到接地电 位之后切换到原始较低状态。因此，本发明的沟槽偏置SCR器件可以容易地用作可逆可编程器件，它可以通过 施加不同沟槽偏置电压以实现其锁定触发状态的变化而被容易地编程。而且，本发明的沟槽偏置SCR器件可以用于形成存储器件，它可以容易地设置成 由原始较低触发电压表征的基本状态、或者由一个或多个偏置的较高触发电压表征的一个 或多个编程状态。即使在电源关断之后，存储器件的状态也不会发生变化，因此，它可以胜 任静态存储器件。采用SCR器件来形成其它逻辑和存储网络(例如静态随机存取存储器(SRAM)单 元)是公知的。因此，通过本发明，可以清楚的是，该沟槽偏置SCR器件还可以设置构造成 为形成更复杂或更高级逻辑和存储网络。例如，可以利用相互交叉耦合的两个沟槽偏置SCR 器件来构造锁存网络，从而得到静态随机存取存储器(SRAM)单元。图9Α-10Β所示的沟槽偏置SCR器件包含五个电极，包括ρ型阳极72、η型阴极76、 连接到η型掺杂阱接触层74(因此连接到η型阱71)的第一附加电极、连接到ρ型掺杂衬 底接触层78 (因此连接到ρ型衬底10)的第二附加电极、以及连接到导电接触件86(因此 连接到沟槽填充体82)的第三附加电极。可替换地，如果导电层86延伸以进一步接触到η型阱71或ρ型衬底10，则本发 明的沟槽偏置SCR器件可以包含四个电极。通过这种方式，η型阱71或ρ型衬底10通过 导电层86而“跨接到”沟槽填充体82，并且可以采用单个电极用于沟槽填充体82和“跨接 的” η型阱71或ρ型衬底10。图12是根据本发明的一个实施例的沟槽偏置PNPN SCR器件的截面视图，该沟槽 偏置PNPN SCR器件具有通过导电层86跨接在一起的沟槽填充体82和ρ型掺杂衬底10。 具体来说，导电层86延伸以进一步接触到ρ型掺杂衬底接触层78 (因此接触到ρ型掺杂衬 底10)。因此，设置单个电极用于沟槽填充体82和跨接的ρ型衬底10。
图13是根据本发明的一个实施例的沟槽偏置PNPN SCR器件的截面视图，该沟槽 偏置PNPN SCR器件具有通过导电层86跨接在一起的沟槽填充体82和η型阱71。具体来 说，导电层86延伸以进一步接触到η型掺杂衬底接触层74 (因此接触到η型阱71)。因此， 设置单个电极用于沟槽填充体82和跨接的η型阱71。虽然图9Α-13主要描述了沟槽偏置PNPN SCR器件以便进行说明，但是容易理解的 是，通过本发明也可以想到具有相反掺杂分布的类似沟槽偏置NPNP SCR器件。具体来说， 本发明的沟槽偏置NPNPSCR器件包括具有ρ型掺杂阱区的η型掺杂衬底、位于ρ型掺杂阱 区上的η型阴极、位于η型掺杂衬底上的ρ型阳极、以及位于紧密邻接ρ型掺杂阱区的η型 掺杂衬底中的深沟槽。虽然附图未示出，但是这种沟槽偏置NPNP SCR器件以与上述PNPN SCR器件基本相同的方式工作，因此也落入本发明的范围内。虽然已经参照具体实施例、特征和方面来描述了本发明，但是应当理解的是，本发 明不因此受到限制，而是在应用中可以拓展到其它变型、变化、应用和实施例，因此所有这 些其它变型、变化、应用和实施例都被认为是落入本发明的精神和范围之内。因此，应当理 解的是，本发明不限于上述具体实施例，而是在应用中拓展到任何其它变型、变化、应用和 实施例，因此所有这些其它变型、变化、应用和实施例都被认为是落入本发明的精神和范围 之内。
权利要求
一种半导体结构，包括具有第一导电类型的掺杂半导体衬底；位于该掺杂半导体衬底中的掺杂阱区，其中所述掺杂阱区具有相反的第二导电类型；位于该掺杂阱区的第一部分上的第一掺杂层，其中所述第一掺杂层具有第一导电类型；位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二掺杂层，其中所述第二掺杂层具有相反的第二导电类型；位于该掺杂半导体衬底中且邻接该掺杂阱区的沟槽，其中所述沟槽包括导电或半导体沟槽填充体；以及位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到该导电或半导体沟槽填充体。
2.根据权利要求1的半导体结构，其中该导电或半导体沟槽填充体包括多晶硅。
3.根据权利要求1的半导体结构，其中该导电层包括SiGe或SiGeC。
4.根据权利要求1的半导体结构，其中该第一导电类型是ρ型，并且该第二导电类型是 η型，并且从而该半导体结构包括沟槽偏置PNPN可控硅整流器。
5.根据权利要求4的半导体结构，还包括电连接到ρ型导电性的第一掺杂层的阳极、电 连接到η型导电性的第二掺杂层的阴极、电连接到P型掺杂半导体衬底的第一附加电极、电 连接到η型掺杂阱区的第二附加电极、以及电连接到该导电层的第三附加电极。
6.根据权利要求4的半导体结构，其中该导电层延伸以进一步形成与ρ型掺杂半导体 衬底电接触的电接触件，并且其中所述半导体结构还包括电连接到P型导电性的第一掺杂 层的阳极、电连接到η型导电性的第二掺杂层的阴极、电连接到η型掺杂阱区的第一附加电 极、以及电连接到该导电层的第二附加电极。
7.根据权利要求4的半导体结构，其中该导电层延伸以进一步形成与该η型掺杂阱区 电接触的电接触件，并且其中所述半导体结构还包括电连接到P型导电性的第一掺杂层的 阳极、电连接到η型导电性的第二掺杂层的阴极、电连接到P型掺杂半导体衬底的第一附加 电极、以及电连接到该导电层的第二附加电极。
8.根据权利要求1的半导体结构，其中该第一导电类型是η型，其中该第二导电类型是 P型，并且其中该半导体结构包括沟槽偏置NPNP可控硅整流器。
9.根据权利要求1的半导体结构，其中在该掺杂阱区的第二部分上设置具有相反的第 二导电类型的第三掺杂层，并且其中在该掺杂半导体衬底的第二部分上设置具有第一导电 类型的第四掺杂层。
10.一种可逆可编程器件，包括具有第一导电类型的掺杂半导体衬底；位于该掺杂半导体衬底中的掺杂阱区，其中所述掺杂阱区具有相反的第二导电类型； 位于该掺杂阱区的第一部分上的第一掺杂层，其中所述第一掺杂层具有第一导电类型；位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二掺杂层，其中所述 第二掺杂层具有相反的第二导电类型；位于该掺杂半导体衬底中且邻接该掺杂阱区的沟槽，其中所述沟槽包括导电或半导体沟槽填充体；以及位于该沟槽上且与该沟槽电连接的导电层，用于施加偏置电压到该沟槽填充体，其中在接地电压施加到该沟槽填充体之后，该可逆可编程器件具有未偏置触发电压； 在第一正偏置电压施加到该沟槽填充体之后，该可逆可编程器件具有高于该未偏置触发电 压的至少第一偏置触发电压。
11.根据权利要求10的可逆可编程器件，在不同于该第一偏置正电压的附加正偏置电 压施加到该沟槽填充体之后，该可逆可编程器件具有一个或多个附加偏置触发电压，该一 个或多个附加偏置触发电压不同于第一偏置触发电压且高于该未偏置触发电压。
12. 一种包括根据权利要求10的可逆可编程器件的存储器件，其中所述存储器件处于 由该未偏置触发电压表征的基本状态。
13. —种包括根据权利要求10的可逆可编程器件的存储器件，其中所述存储器件处于 由所述第一偏置触发电压表征的第一编程状态。
14. 一种包括根据权利要求11的可逆可编程器件的存储器件，其中所述存储器件处于 由一个附加偏置触发电压表征的附加可编程状态。
15. 一种用于对可逆可编程器件进行编程的方法，包括提供可逆可编程器件，该可逆可编程器件包括(1)具有第一导电类型的掺杂半导体 衬底；(2)位于该掺杂半导体衬底中的掺杂阱区，其中所述掺杂阱区具有相反的第二导电 类型；(3)位于该掺杂阱区的第一部分上的第一掺杂层，其中所述第一掺杂层具有第一导 电类型；(4)位于该掺杂半导体衬底的第一部分上且与该掺杂阱区间隔开的第二掺杂层， 其中该第二掺杂层具有相反的第二导电类型；(5)位于该掺杂半导体衬底中且邻接该掺杂 阱区的沟槽，其中所述沟槽包括导电或半导体沟槽填充体；以及(6)位于该沟槽上且与该 沟槽电连接的导电层，用于施加偏置电压到该沟槽填充体；经该导电层将接地电压施加到该沟槽填充体，从而将该可逆可编程器件设定为由未偏 置触发电压表征的基本状态；以及经该导电层将第一正偏置电压施加到该沟槽填充体，从而将该可逆可编程器件设定为 由高于该未偏置触发电压的第一偏置触发电压表征的第一编程状态。
16.根据权利要求15的方法，还包括将不同于该第一正偏置电压的一个或多个附加 正偏置电压施加到该沟槽填充体，从而将该可逆可编程器件设定为一个或多个附加编程状 态，该一个或多个附加编程状态由不同于该第一偏置触发电压且高于该未偏置触发电压的 附加偏置触发电压表征。
17.根据权利要求16的方法，包括重复施加该接地电压、该第一正偏置电压、或该一个 或多个附加正偏置电压到该沟槽填充体，从而将该可逆可编程器件设定为该基本状态、该 第一编程状态、或该一个或多个附加编程状态。
18. 一种静态随机存取存储器单元，包括彼此交叉耦合以形成锁存网络的至少两个沟 槽偏置可控硅整流器器件。
全文摘要
本发明提供了一种半导体结构、可逆可编程器件及其编程方法。该可逆可编程器件包括第一导电类型的掺杂半导体衬底；位于掺杂半导体衬底中第二导电类型的掺杂阱区；位于掺杂阱区的第一部分上第一导电类型的第一掺杂层有；位于掺杂半导体衬底的第一部分上且与掺杂阱区间隔开第二导电类型的第二掺杂层；位于掺杂半导体衬底中且邻接掺杂阱区的沟槽，其中沟槽包括导电或半导体沟槽填充体；以及位于沟槽上且与沟槽电连接的导电层，用于施加偏置电压到沟槽填充体，其中在接地电压施加到沟槽填充体之后，该可逆可编程器件具有未偏置触发电压；在第一正偏置电压施加到沟槽填充体之后，该可逆可编程器件具有高于未偏置触发电压的至少第一偏置触发电压。
文档编号H01L27/06GK101814495SQ201010134370
公开日2010年8月25日 申请日期2007年11月2日 优先权日2006年11月10日
发明者史蒂文·H.·沃尔德曼 申请人:国际商业机器公司