专利名称：具有改善的击穿电压的沟槽装置及其制造方法
技术领域：
本发明涉及沟槽装置中的改善的击穿电压，且特定来说涉及具有改善的击穿电压 的沟槽装置及用于制造所述沟槽装置的方法。
背景技术：
除非本文另有指示，本章节中所描述的方法对于本申请案中的权利要求书来说并 非现有技术，且即使包括在本章节中也不表示就是现有技术。一些半导体功率装置使用沟槽式来产生增加效率的金属氧化物半导体(MOS)装 置。举例来说，整流器可由二极管阵列构成。每一二极管具有PN结，所述PN结可耗散因所 述PN结的接通电压而产生的功率。可通过在沟槽内垂直制作以在半导体内形成垂直MOS 装置的沟槽式MOS栅极来减小约0. 6V的此接通电压。所述MOS装置可在十分之几伏下接 通，且从而减小跨越所述PN结的电压降。此又减小与所述电压降相关联的功率耗散。所述 整流器在跨越其端子施加反向电压时关断。当以反向电压偏置所述整流器时，无显著电流流过。在一些应用中，所述整流器可 经历70V以上的瞬时反向电压，且所述整流器承受此类瞬时电压而不会击穿的能力是可靠 性的量度。使用沟槽式栅极的整流器的击穿电压可由所述沟槽式MOS栅极结构界定。通过电介质使所述沟槽式MOS栅极与所述二极管的阴极区绝缘。在所述反偏压条 件期间，电压V跨越此电介质形成。在此情况下，所述沟槽式栅极电介质可具有比所述二极 管本身的PN结的击穿低的电压击穿。此过早击穿可限制可与所述整流器一起使用的操作 电压或可导致可靠性问题。因此，需要沟槽装置中的改善的击穿电压。本发明通过提供具有改善的击穿电压 的沟槽装置及用于制造所述沟槽装置的方法解决这些及其它问题。
发明内容
本发明的实施例改善沟槽装置中的击穿电压。在一个实施例中，本发明包括半导 体装置，所述半导体装置包含在半导体衬底中的沟槽内垂直安置的沟槽式栅极及在所述沟 槽内且在所述沟槽式栅极下方垂直安置的沟槽式场区，其中所述沟槽式场区的下部部分呈 锥形，以扩散电场。在一个实施例中，所述沟槽式场区包括所述下部部分内的电介质层，且其中所述 电介质层依从于所述沟槽的交汇于所述沟槽场区的底部处的相对凹表面。在一个实施例中，所述下部部分形成三角形形状，且其中所述三角形形状的底部 形成锐角。在一个实施例中，所述下部部分包括所述下部部分的底部处的垂直细长区，其中 所述垂直细长区延伸所述下部部分以进一步扩散所述电场，且其中所述垂直细长区具有小 于所述沟槽式场区的最宽部分的宽度的一半的宽度。在一个实施例中，所述沟槽式场区包括第一材料及电介质层，其中所述电介质层
4在所述半导体衬底与所述第一材料之间，其中所述电介质层在所述沟槽的侧壁上。在一个实施例中，所述第一材料在所述第一材料的底部处形成比在所述沟槽的底 部处形成的角度大的角度。在一个实施例中，所述电介质层在所述下部部分的底部处具有比所述电介质层在 所述沟槽的其它部分处的厚度大的厚度。在另一实施例中，本发明包括一种制造半导体功率装置的方法，其包含在半导体 衬底中蚀刻沟槽，所述沟槽包括呈锥形的下部部分；在所述沟槽中生长电介质层，其中所述 电介质层包括依从于所述沟槽的所述下部部分中的锥形部的锥形部；及在所述下部部分上 方在所述沟槽的侧壁上形成垂直MOSFET。在一个实施例中，形成所述垂直MOSFET包含移除所述沟槽的所述下部部分上方 的电介质层及在所述沟槽的侧壁上生长栅极氧化物。在一个实施例中，形成所述垂直MOSFET包含在所述沟槽的在所述下部部分上方 的一部分中沉积多晶硅。在一个实施例中，形成所述垂直MOSFET包含在所述沟槽的顶部处在所述衬底中 植入掺杂剂。在一个实施例中，所述方法进一步包含在所述沟槽的所述下部部分中沉积第一材 料，其中所述电介质层在所述第一材料与所述沟槽的侧壁之间，且其中所述电介质层具有 朝向所述沟槽的底部增加的第一厚度。在一个实施例中，所述方法进一步包含于在所述下部部分上方且在所述第一材 料的顶部下方的区域中移除所述电介质层的第一部分；移除所述第一材料的一部分，以便 将所述第一材料的所述顶部的深度降低到第一层面；移除所述电介质层的第二部分，以便 将所述电介质层的顶部的深度降低到第二层面；及添加覆盖所述第一材料的所述顶部及所 述电介质层的所述顶部的第二电介质层。在一个实施例中，所述电介质层相依于所述沟槽的交汇于所述沟槽的底部处的相 对凹表面。在一个实施例中，所述下部部分形成三角形形状，且其中所述三角形形状的底部 形成锐角。在一个实施例中，蚀刻所述沟槽包括在所述下部部分的底部处蚀刻垂直细长区。在一个实施例中，所述垂直细长区延伸所述下部部分以进一步扩散所述电场，且 其中所述垂直细长区具有小于所述沟槽式场区的最宽部分的宽度的一半的宽度。在另一实施例中，本发明包括一种集成电路，其包含并联耦合的多个二极管，所述 多个二极管中的每一二极管包含在半导体衬底中的沟槽内垂直安置的沟槽式栅极；及在所 述沟槽内且在所述沟槽式栅极下方垂直安置的沟槽式场区，其中所述沟槽式场区的下部部 分呈锥形以扩散电场。在一个实施例中，使用半导体衬底的外延层的减小的厚度，其减小从沟槽场区实 现的击穿电压改善。在另一实施例中，所述多个二极管间隔开以改善RDS。n。在又一实施例中，所述多个二极管间隔开以改善集成。以下详细说明及附图提供对本发明的性质及优点的更好理解。
图IA到IB图解说明根据本发明的一个实施例的半导体功率装置。图2图解说明根据本发明的另一实施例的半导体功率装置。图3A到3D图解说明根据本发明的一个实施例的制作半导体功率装置的方法。图4图解说明根据本发明的另一实施例的集成电路。
具体实施例方式本文描述的是用于改善沟槽装置中的击穿电压的技术。出于解释的目的，以下说 明中陈述了众多实例及具体细节，以便提供对本发明的透彻理解。然而，所属领域的技术人 员将明了，由权利要求书界定的本发明可包括这些实例中的一些或所有特征自身或与以下 所描述的其它特征的组合，且可进一步包括本文所描述的特征及概念的修改及等效内容。图IA到IB图解说明根据本发明的一个实施例的半导体功率装置100。半导体功 率装置100包括二极管123、二极管IM及沟槽101。二极管123包括P区121与N-区125 之间的PN结117。二极管IM包括P区122与N-区125之间的PN结118。沟槽101包括 沟槽式栅极126及沟槽场区103。沟槽101垂直安置于半导体衬底中。所述半导体衬底可 包括P区121到122、N-区125及N+区102。沟槽式栅极1 是(分别)在二极管123及124的结构内的垂直N-MOSFET (η-沟 道MOS场效晶体管)119及120的部分。沟槽式栅极1 包括所述沟槽的两个侧上的电介质 层116及导电材料107。电介质层116可具有宽度105，所述宽度可经设计以设定N-MOSFET 119及120的阈值电压。N-MOSFET 119包括N+区114、P区121、N区125及沟槽式栅极126。 N-MOSFET 120 包括 N+区 115、P 区 122、N 区 125 及沟槽式栅极 126。N-MOSFET 119 及 120 可(分别)减小二极管123及124的接通电压。沟槽式场区103垂直在沟槽式栅极1 下方延伸。沟槽101在N-MOSFET 119及 120的区中及在N-MOSFET下方的沟槽式场区103中垂直且大致平行。在下部部分104处， 沟槽101呈锥形。沟槽式场区103可在虚线113下方向尖部111延伸。沟槽式场区103的 下部部分104具有可随沟槽101在锥形区109处呈锥形而减小的宽度。沟槽101的侧壁包 括电介质层127，电介质层127具有从垂直侧壁朝向锥形尖部111增加的电介质厚度。沟槽 式场区103可以材料108填充且通过电介质层199与沟槽式栅极1 分离(举例来说)。 尖部111处的电介质厚度112可比沟槽101的邻近于锥形区109的垂直侧壁上的电介质厚 度106或锥形区109中的锥形侧壁的电介质厚度110大。电介质厚度106可比N-MOSFET 电介质层116的电介质厚度105大，N-MOSFET电介质层116垂直邻近于电介质127且在其 上方。另外，电介质层127的厚度可沿锥形部109增加，在尖部111处达到最大厚度，使得 锥形区109中的电介质厚度110比沟槽101的垂直侧壁上的电介质厚度106大，且尖部111 处的电介质厚度112比电介质厚度110大。当跨越PN结117及118施加反向电压时，锥形部109及沟槽式场区103的总宽度 的减小可扩散电场。电介质层127朝向下部部分104的尖部111的厚度可增加以进一步扩 散所述电场。此可改善功率装置100容忍较高电压且不击穿所述电介质的能力。在一个实施例中，材料108可以是多晶硅。在另一实施例中，电介质层127可由二氧化硅构成。材料108可以是浮动的且可不直接耦合到P区121到122或N-区125。在另一实施例中，沟槽式场区103包括下部部分104内的电介质层，所述电介质层 具有依从于沟槽场区103内的沟槽101的形状。沟槽101可具有交汇于下部部分104的底 部111处的相对凹表面，使得沟槽式场区103呈锥形以扩散电场。在一个实施例中，下部部分104可具有三角形形状。如图IB中所图解说明，下部 部分104的底部111及锥形侧可形成锐角1 且此锐角可具有比沟槽式场区103的任何两 个邻近壁之间的任何其它角度小的值。举例来说，图IB图解说明图IA的沟槽式场区103。 侧壁1 与侧壁130之间的角度1 是锐角。角度1 具有比侧壁132与侧壁1 之间的 角度131的值小的值。角度128的值也比侧壁134与侧壁130之间的角度133的值小。在另一实施例中，电介质层127可依从于沟槽的包括沟槽场区103的部分所界定 的边界。材料108可依从于电介质层127，使得材料108的壁135与壁136之间的角度137 比角度1 大。在另一实施例中，沟槽壁(例如，侧壁1四、130、132及134)可并非如此处所图解 说明为明显线性。举例来说，沟槽101的壁可以是连续的弯曲表面。在一个实施例中，沟槽 侧壁132与1 及侧壁134与130是单个弯曲表面，其在所述侧壁接近沟槽式场区103的 底部111时使下部部分104的宽度变窄。图2图解说明根据本发明的另一实施例的半导体功率装置200。半导体200类似 于图IA的半导体装置100。沟槽201、沟槽场区203、下部区204、二极管223、二极管224、 虚线213、电介质层227、材料208及锥形区209对应于图IA的沟槽101、沟槽场区103、下 部区104、二极管123、二极管124、虚线113、电介质层127、材料108及锥形区109。半导体 装置200包括沟槽场区203的下部部分204的底部处的垂直细长区202 (例如，垂直细长尖 部)。垂直细长区202可具有垂直侧壁(或呈锥形的大致垂直侧壁)，所述垂直侧壁具有 宽度205。区202在锥形区209之后可具有长度206。在二极管223及224的反偏压期间， 电场可在垂直细长区202周围扩散，使得半导体功率装置200具有较高的击穿电压。垂直细长区202延伸到半导体外延层(例如，N-区125)中。垂直细长区202的 壁可如图所示平行或可具有轻微锥度。所述锥度可比锥形区209中提供的锥度小，使得垂 直细长区202的每一相对侧进一步延伸到所述外延层中。垂直延伸区202的宽度205可比 沟槽式场区203的宽度或沟槽201的宽度的一半小。下部部分204可包括两个相对凸起弯 曲表面，使得长度206更深地延伸到所述外延层中。图3A到3C图解说明根据本发明的一个实施例的制作半导体功率装置的方法。在300处，半导体衬底可具有N+区311、已植入有P本体区309的外延N-区310。在301处，可将沟槽312蚀刻到所述半导体衬底中。所述蚀刻产生开口，所述开口 界定沟槽式栅极区域313(向下的距离318)、上部沟槽场区域314(额外的向下距离319) 及垂直延伸额外距离320的下部沟槽场区域315。下部沟槽场区域315在下部沟槽场区域 315的一侧上具有锥形侧壁区316且在另一侧上具有锥形部侧壁区317。在图2的实施例 中，蚀刻所述沟槽可包括用以在所述沟槽的所述下部部分的底部处形成所述垂直细长区的 蚀刻步骤。在30 处，可在沟槽312内生长氧化物层321。氧化物层321在点323处可具有较大厚度。氧化物层321也可在底部区域3M处具有较大厚度。氧化物层321相依于沟槽 312所界定的边界。在302b处，可在氧化物层321上方在沟槽312内沉积多晶硅325。多晶硅的沉积 可使用化学气相沉积(CVD)。多晶硅325可依从于在30 期间形成的氧化物层323。在一 些实施例中，氧化物层323的厚度朝向沟槽312的下部部分的底部增加。在此情况下，多晶 硅325的底部处的壁可形成比氧化物层323的底部处的壁所形成的角度大的角度。多晶硅 325可使顶部32 处于层面322b。在一些实施例中，多晶硅325可经蚀刻以使顶部32 在层面322b处。在302c处，可移除氧化物层321的一部分。较薄氧化物341可将在所述沟槽内的 深度延伸到层面；342。层面342可低于多晶硅325的顶部32加。可使用湿式蚀刻或浸渍工 艺来移除氧化物层321的所述部分，且此工艺可保持氧化物层321在层面342下方不改变。在302d处，可移除多晶硅325的一部分，使得多晶硅325的顶部3 在层面344 处。可使用多晶硅蚀刻工艺来移除多晶硅325的所述部分，以使顶部3 获得层面344处 的深度。在303处，可移除氧化物层321的第二部分，以便移除较薄氧化物341。此可产生 氧化物层321的顶部327及顶部328的层面345。可减小层面344与层面345之间的差 346，以改善在以下304期间添加的随后氧化物的可靠性。当可将氧化物层321回蚀刻到层 面345时，多晶硅325遮蔽氧化物层321的若干部分。在304处，在沟槽312内生长第二氧化物层330。区域331及332是栅极氧化物的 部分。位置3 及333指示第二氧化物330的具有因在以上303中所描述的差346而产生 的边缘的部分。303的层面344与345足够接近，以便减少陡边缘。第二氧化物层330中的 陡边缘的此减少可改善可靠性。在305处，在沟槽312的剩余区域内沉积额外多晶硅334。在306处，可在区3；35及336处植入N+掺杂剂。在307处，可在区337及338处植入P+掺杂剂。还添加绝缘层339。绝缘层339 可以是硼磷硅玻璃(BPSG)。添加金属层340以连接在沟槽312的任一侧上形成的两个二极 管的阳极。图4图解说明根据本发明的另一实施例的集成电路400。集成电路400重复阵列， 使得多个二极管(例如，二极管402到409)借助耦合在一起的沟槽式栅极并联耦合。N+区 311、外延N-区310、P本体区309、区3；35到338、绝缘层339及金属层340可类似于图3A 到3D的对应元件。并联的所述多个二极管(例如，二极管402到409)可通过增加电流从 阳极向阴极可流过的路径的数目及截面面积来改善穿过所述功率装置的电流密度。击穿电压的改善可针对给定外延厚度410。如果因多个二极管(例如，402到409) 的沟槽式场区所产生的击穿电压的改善允许此参数的可变性余度，那么可通过减小外延厚 度410来向下调整所述改善。所述减小的外延厚度410将维持可接受的击穿电压且可改善 所述沟槽式栅极所形成的MOSFET装置的在此情况下，给定间隔411到413及所述减 小的外延层厚度410允许较低的RDs。n。to另外，可通过缩小半导体功率装置的二极管结构 使用外延厚度410的减小来改善集成。在此情况下，可减小多个二极管(例如，402到409) 的间隔，以便增加I Ds。n且改善集成。在一些设计中，击穿的改善允许实施其它改善的更多灵
8活性。 以上说明图解说明本发明的各种实施例连同可如何实施本发明的各方面的实例。 以上实例及实施例不应被认为是仅有的实施例，且呈现所述实例及实施例旨在图解说明由 以上权利要求书界定的本发明的灵活性及优点。基于以上揭示内容及以上权利要求书，其 它结构、实施例、实施方案及等价内容对于所属领域的技术人员将是显而易见的，且可在不 背离权利要求书所界定的本发明的精神及范围的前提下使用。
权利要求
1.一种半导体功率装置，其包含沟槽式栅极，其垂直安置在半导体衬底中的沟槽内；及沟槽式场区，其垂直安置在所述沟槽内且位于所述沟槽式栅极下方，其中所述沟槽式场区的下部部分呈锥形以扩散电场。
2.根据权利要求1所述的装置，其中所述沟槽式场区包括所述下部部分内的电介质 层，且其中所述电介质层依从于所述沟槽的交汇于所述沟槽场区的底部处的相对凹表面。
3.根据权利要求1所述的装置，其中所述下部部分形成三角形形状，且其中所述三角 形形状的底部形成锐角。
4.根据权利要求1所述的装置，其中所述下部部分包括所述下部部分的底部处的垂直 细长区，其中所述垂直细长区延伸所述下部部分以进一步扩散所述电场，且其中所述垂直细长 区具有小于所述沟槽式场区的最宽部分的宽度的一半的宽度。
5.根据权利要求1所述的装置，其中所述沟槽式场区包括第一材料及电介质层，其中 所述电介质层在所述半导体衬底与所述第一材料之间，其中所述电介质层在所述沟槽的侧壁上。
6.根据权利要求5所述的装置，其中所述第一材料在所述第一材料的底部处形成比在 所述沟槽的底部处形成的角度大的角度。
7.根据权利要求5所述的装置，其中所述电介质层在所述下部部分的底部处具有比所 述电介质层在所述沟槽的其它部分处的厚度大的厚度。
8.—种制造半导体功率装置的方法，其包含在半导体衬底中蚀刻沟槽，所述沟槽包括呈锥形的下部部分；在所述沟槽中生长电介质层，其中所述电介质层包括依从于所述沟槽的所述下部部分 中的锥形部的锥形部；及在所述沟槽的在所述下部部分上方的侧壁上形成垂直M0SFET。
9.根据权利要求8所述的方法，其中形成所述垂直MOSFET包含移除所述沟槽的所述下 部部分上方的所述电介质层及在所述沟槽的所述侧壁上生长栅极氧化物。
10.根据权利要求9所述的方法，其中形成所述垂直MOSFET包含在所述沟槽的在所述 下部部分上方的一部分中沉积多晶硅。
11.根据权利要求9所述的方法，其中形成所述垂直MOSFET包含在所述沟槽的顶部处 在所述衬底中植入掺杂剂。
12.根据权利要求8所述的方法，其进一步包含在所述沟槽的所述下部部分中沉积第 一材料，其中所述电介质层在所述第一材料与所述沟槽的所述侧壁之间，且其中所述电介 质层具有朝向所述沟槽的底部增加的第一厚度。
13.根据权利要求12所述的方法，其进一步包含于在所述下部部分上方且在所述第一材料的顶部下方的区域中移除所述电介质层的 第一部分；移除所述第一材料的一部分，以便将所述第一材料的所述顶部的深度降低到第一层移除所述电介质层的第二部分，以便将所述电介质层的顶部的深度降低到第二层面；及添加覆盖所述第一材料的所述顶部及所述电介质层的所述顶部的第二电介质层。
14.根据权利要求8所述的方法，其中所述电介质层依从于所述沟槽的交汇于所述沟 槽的底部处的相对凹表面。
15.根据权利要求8所述的方法，其中所述下部部分形成三角形形状，且其中所述三角 形形状的底部形成锐角。
16.根据权利要求8所述的方法，其中蚀刻所述沟槽包括在所述下部部分的底部处蚀 刻垂直细长区，其中所述垂直细长区延伸所述下部部分以进一步扩散所述电场，且其中所述垂直细长 区具有小于所述沟槽式场区的最宽部分的宽度的一半的宽度。
17.一种集成电路，其包含多个二极管，其并联耦合，所述多个二极管中的每一二极管包含， 沟槽式栅极，其垂直安置在半导体衬底中的沟槽内；及 沟槽式场区，其垂直安置在所述沟槽内且位于所述沟槽式栅极下方， 其中所述沟槽式场区的下部部分呈锥形以扩散电场。
全文摘要
在一个实施例中，本发明包括半导体功率装置。所述半导体功率装置包含沟槽式栅极及沟槽式场区。所述沟槽式栅极垂直安置在半导体衬底中的沟槽内。所述沟槽式场区垂直安置在所述沟槽内且位于所述沟槽式栅极下方。所述沟槽式场区的下部部分呈锥形以扩散电场。
文档编号H01L27/07GK102064174SQ201010140319
公开日2011年5月18日 申请日期2010年3月25日 优先权日2009年11月17日
发明者庄乔舜, 黄正鑫 申请人:达尔科技股份有限公司