专利名称：防止浮体及自加热效应的mos器件结构及其制备方法
技术领域：
本发明涉及一种MOS器件结构及其制作工艺，尤其涉及一种防止浮体效应 (Floating Body Effect)及自加热效应(Self-heating Effect)的MOS器件结构及其制作 工艺，属于半导体制造技术领域。
背景技术：
SOI (Silicon On Insulator)是指绝缘体上硅技术，由于SOI技术减小了源漏的寄 生电容，SOI电路的速度相对传统体硅电路的速度有显著的提高，同时SOI还具有短沟道效 应小，很好的抗闭锁性，工艺简单等一系列优点，因此SOI技术已逐渐成为制造高速、低功 耗、高集成度和高可靠超大规模硅集成电路的主流技术。然而，SOI器件存在浮体效应及自 加热效应，它们会导致器件性能的退化，严重影响器件的可靠性，当器件尺寸缩小时，其负 面影响显得更为突出，因此大大限制了 SOI技术的推广。SOI中埋氧层(BOX)的隔离作用， 使得体区处于悬空状态，碰撞电离产生的电荷无法迅速移走，导致了 SOI器件的浮体效应。 另外，埋氧层的热导率很低，因此使SOI器件存在自加热效应，当SOI器件工作时，埋氧层热 阻大，器件温度过高，从而影响了器件性能。近年来，为了克服上述问题，新型的器件结构SON (Silicon On Nothing) 和DSOI (Drain/source On Insulator)等相继被提出。美国专利号为7361956的 发 明专禾ll ((Semiconductor device having partially insulated field effect transistor (PIFET) and method of fabricating the same》就公开了一种部分绝缘隔离的 场效应管及其制作方法。该结构在沟道下方开设了窗口，使沟道区与衬底连通，可消除浮体 效应，而器件工作时产生的热量也可以通过沟道下的衬底传导出去，从而有效抑制自加热 效应，其源漏区与半导体衬底之间设有埋层空隙隔离区，可减小源漏的寄生电容。然而，这 种结构的制造工艺较为复杂，需要在沟道位置开设窗口再填充半导体材料与衬底连通，这 种复杂的工艺，在器件尺寸进一步缩小时，将面临挑战。在此，本发明将提出另一种新型的可以防止浮体效应及自加热效应的MOS器件结 构及其制作工艺，其制造工艺简单，器件可靠性强。
发明内容
本发明要解决的技术问题在于提供一种防止浮体及自加热效应的MOS器件结构 及其制备方法，可在防止浮体效应及自加热效应的同时减小源漏区的寄生电容。为了解决上述技术问题，本发明采用如下技术方案一种防止浮体及自加热效应的MOS器件结构，包括Si衬底、有源区、栅区、绝缘埋 层、SiGe隔层和浅沟槽隔离结构；所述有源区位于Si衬底之上，所述有源区包括沟道以及 分别位于沟道两端的源区和漏区；所述栅区位于沟道之上；所述有源区与Si衬底由所述绝 缘埋层和SiGe隔层隔开，所述SiGe隔层设置在沟道中部与Si衬底之间，所述绝缘埋层设 置在所述源区、漏区以及沟道两侧与Si衬底之间，将所述SiGe隔层包围；对于NMOS器件，SiGe隔层采用P型的SiGe材料；对于PMOS器件，SiGe隔层采用N型的SiGe材料；所述浅 沟槽隔离结构设置在有源区周围。一种上述防止浮体及自加热效应的MOS器件结构的制备方法，包括以下步骤步骤一、在Si衬底上依次外延生长SiGe层和Si层；步骤二、刻蚀所述SiGe层和Si层，并进行掺杂，使它们在Si衬底上形成第一导电 类型SiGe层和第一导电类型Si层，所述第一导电类型Si层用于形成有源区；步骤三、在第一导电类型Si层上涂覆光刻胶，使其覆盖用于形成沟道的区域表 面，然后利用选择性刻蚀技术去除位于第一导电类型Si层之下的部分第一导电类型SiGe 层以形成SiGe隔层，使第一导电类型Si层中用于形成源区和漏区的区域下方以及用于形 成沟道的区域两侧下方悬空；步骤四、去除光刻胶，并在Si衬底上方的SiGe隔层和第一导电类型Si层周围填 充绝缘介质；步骤五、在第一导电类型Si层上制作栅区，并通过掺杂工艺在第一导电类型Si层 中形成第二导电类型的源区及漏区，完成MOS器件结构。本发明公开的防止浮体及自加热效应的MOS器件结构及其制备方法，其有益效果 在于在沟道中部与Si衬底之间设有SiGe隔层，使沟道可以通过SiGe隔层向Si衬底导电 导热，防止了器件的浮体效应及自加热效应；在源区、漏区以及沟道两侧与Si衬底之间保 留绝缘埋层，从而可减小源漏区的寄生电容；并且该器件结构的制备工艺简单，易于实施， 具有重要的应用价值。
图1为本发明防止浮体及自加热效应的MOS器件结构示意图；图2a_2g为利用本发明方法制备CMOS器件结构的工艺流程示意图。
具体实施例方式下面结合附图进一步说明本发明的器件结构，为了示出的方便附图并未按照比例 绘制。如图1所示，一种防止浮体及自加热效应的MOS器件结构，包括Si衬底1和位于 Si衬底1之上的有源区。所述有源区包括沟道31以及分别位于沟道31两端的源区32和 漏区33，在沟道31之上设有栅区。所述栅区包括栅介质层42和位于所述栅介质层42上的 栅电极41。在所述栅区周围还设有绝缘侧墙隔离结构43。所述有源区周围设有浅沟槽隔 离结构(STI)52。其中，在沟道31中部与Si衬底1之间设有SiGe隔层2将它们分隔开但 同时又能电热导通。在所述源区32、漏区33以及沟道31两侧与Si衬底1之间设有绝缘埋 层51将它们电隔离，绝缘埋层51呈回字形，将SiGe隔层2包围。对于NMOS而言，源区32和漏区33采用重掺杂的N型半导体材料，沟道31采用P 型半导体材料，SiGe隔层2采用P型的SiGe材料；而对于PM0S，源区32和漏区33采用重 掺杂的P型半导体材料，沟道31采用N型半导体材料，SiGe隔层2采用N型的SiGe材料。 所述绝缘埋层51采用氧化硅或氮化硅等材料。所述Si衬底可采用P型Si衬底。制备上述防止浮体及自加热效应的MOS器件结构的工艺方法，包括以下步骤
步骤一、在Si衬底1上依次外延生长SiGe层和Si层，Si衬底可为P型Si衬底。步骤二、刻蚀所述SiGe层和Si层，并进行离子注入等掺杂工艺，使它们在Si衬底 上形成第一导电类型SiGe层和第一导电类型Si层，所述第一导电类型Si层用于形成有源 区。步骤三、在第一导电类型Si层上涂覆光刻胶，使其覆盖用于形成沟道的区域表 面，然后利用选择性刻蚀技术，例如以600 800°C的H2和HCl混合气体，采用次常压化学 气相刻蚀法进行选择性刻蚀，其中HCl的分压大于300ΤΟΠ·，去除位于第一导电类型Si层之 下的部分第一导电类型SiGe层。选择性刻蚀时，由第一导电类型SiGe层的四周侧壁向内 腐蚀，形成SiGe隔层2，使第一导电类型Si层中用于形成源区及漏区的区域下方以及用于 形成沟道的区域两侧下方悬空(如图2d)。步骤四、去除光刻胶，并在Si衬底上方SiGe隔层2和第一导电类型Si层周围填 充绝缘介质，使第一导电类型Si层中用于形成源区及漏区的区域下方以及用于形成沟道 的区域两侧下方形成绝缘埋层51，并在第一导电类型Si层周围形成浅沟槽隔离结构52，填 充的绝缘介质可采用氧化硅或氮化硅等材料。步骤五、在第一导电类型Si层上制作栅区，所述栅区包括栅介质层42和位于所述 栅介质层42上的栅电极41，栅介质材料可以为二氧化硅、氮氧硅化合物、或铪基的高介电 常数材料等，栅电极材料可以为钛、镍、钽、钨、氮化钽、氮化钨、氮化钛、硅化钛、硅化钨或硅 化镍中的一种或其组合。然后通过离子注入等掺杂工艺在第一导电类型Si层中形成第二 导电类型的源区32及漏区33，此时，可通过离子注入先进行源区轻掺杂(LDS)、漏区轻掺杂 (LDD)以及晕环注入(Halo)，最后进行源区32、漏区33的第二导电类型离子注入，在所述栅 区周围还可制作绝缘侧墙隔离结构43，其材料可以是二氧化硅、氮化硅等，最终完成MOS器 件的制作。以该MOS器件结构为基础的CMOS器件如图2g所示。以下是利用本发明方法制备 该CMOS器件结构的优选实施例(请参看图2a-2g)步骤一、在Si衬底10上依次外延生长SiGe层20和Si层30，Si衬底10为P型 Si衬底，如图2a所示。步骤二、刻蚀所述SiGe层20和Si层30，并进行离子注入，使它们在Si衬底10上 分别形成P型SiGe层201、P型Si层301和N型SiGe层202、N型Si层302，如图2b所示。 其中P型Si层301和N型Si层302分别用于形成NMOS和PMOS的有源区。步骤三、在P型Si层301和N型Si层302上涂覆光刻胶40，使光刻胶40分别覆 盖P型Si层301和N型Si层302用于形成沟道的区域表面。然后利用选择性刻蚀技术， 例如以600 800°C的H2和HCl混合气体，采用次常压化学气相刻蚀法进行选择性刻蚀，其 中HCl的分压大于300Torr，去除位于P型Si层301和N型Si层302之下的部分P型SiGe 层201和N型SiGe层202形成P型SiGe隔层201，和N型SiGe隔层202，，使P型Si层 301和N型Si层302中用于形成源区及漏区的区域下方以及用于形成沟道的区域两侧下方 悬空，如图2c所示，去除光刻胶后的俯视示意图如图2d，L为器件结构沿沟道方向的长度， W为器件结构宽度。步骤四、去除光刻胶40，并在Si衬底10上方P型SiGe隔层201、P型Si层301 和N型SiGe隔层202、N型Si层302周围填充SiO2绝缘介质，使P型Si层301和N型Si
5层302中用于形成源区及漏区的区域下方以及用于形成沟道的区域两侧下方形成绝缘埋 层501，并在P型Si层301和N型Si层302周围形成浅沟槽隔离结构502。然后CMP化学 机械抛光表面。步骤五、分别在P型Si层301和N型Si层302的沟道上制作栅区，其中NMOS的 栅区包括栅介质层602和位于所述栅介质层602上的栅电极601，PMOS的栅区包括栅介质 层604和位于所述栅介质层604上的栅电极603。然后通过离子注入分别在P型Si层301 和N型Si层302中形成源区及漏区，此时，可先进行源区轻掺杂(LDS)、漏区轻掺杂(LDD) 以及晕环注入(Halo)，最后进行源区、漏区的重掺杂离子注入，在栅区周围还可制作绝缘侧 墙隔离结构70。在该器件结构的基础上，经后续半导体制造工艺即可得到完整的CMOS器件。该方 法制备的CMOS器件，可消除浮体效应及自加热效应，同时减小源漏区的寄生电容，并且其 制备工艺简单，易于实施。本发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述 实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案 均应涵盖在本发明的专利申请范围当中。
权利要求
一种防止浮体及自加热效应的MOS器件结构，其特征在于，包括Si衬底、有源区、栅区、绝缘埋层、SiGe隔层和浅沟槽隔离结构；所述有源区位于Si衬底之上，所述有源区包括沟道以及分别位于沟道两端的源区和漏区；所述栅区位于沟道之上；所述有源区与Si衬底由所述绝缘埋层和SiGe隔层隔开，所述SiGe隔层设置在沟道中部与Si衬底之间，所述绝缘埋层设置在所述源区、漏区以及沟道两侧与Si衬底之间，将所述SiGe隔层包围；对于NMOS器件，SiGe隔层采用P型的SiGe材料；对于PMOS器件，SiGe隔层采用N型的SiGe材料；所述浅沟槽隔离结构设置在有源区周围。
2.根据权利要求1所述防止浮体及自加热效应的M0S器件结构，其特征在于所述栅 区周围设有绝缘侧墙隔离结构。
3.根据权利要求1所述防止浮体及自加热效应的M0S器件结构，其特征在于所述绝 缘埋层采用氧化硅或氮化硅材料。
4.一种防止浮体及自加热效应的M0S器件结构的制备方法，其特征在于，包括以下步骤步骤一、在Si衬底上依次外延生长SiGe层和Si层；步骤二、刻蚀所述SiGe层和Si层，并进行掺杂，使它们在Si衬底上形成第一导电类型 SiGe层和第一导电类型Si层，所述第一导电类型Si层用于形成有源区；步骤三、在第一导电类型Si层上涂覆光刻胶，使其覆盖用于形成沟道的区域表面，然 后利用选择性刻蚀技术去除位于第一导电类型Si层之下的部分第一导电类型SiGe层以形 成SiGe隔层，使第一导电类型Si层中用于形成源区和漏区的区域下方以及用于形成沟道 的区域两侧下方悬空；步骤四、去除光刻胶，并在Si衬底上方的SiGe隔层和第一导电类型Si层周围填充绝 缘介质；步骤五、在第一导电类型Si层上制作栅区，并通过掺杂工艺在第一导电类型Si层中形 成第二导电类型的源区及漏区，完成M0S器件结构。
5.根据权利要求4所述防止浮体及自加热效应的M0S器件结构的制备方法，其特征在 于在所述栅区周围制备绝缘侧墙隔离结构。
6.根据权利要求4所述防止浮体及自加热效应的M0S器件结构的制备方法，其特征在 于在步骤五中形成第二导电类型的源区及漏区时，通过离子注入先进行源区轻掺杂、漏区 轻掺杂以及晕环注入，最后进行源区、漏区的第二导电类型离子注入。
7.根据权利要求4所述防止浮体及自加热效应的M0S器件结构的制备方法，其特征在 于步骤四填充的绝缘介质采用氧化硅或氮化硅材料。
全文摘要
本发明公开了一种防止浮体及自加热效应的MOS器件结构及其制备方法。该MOS器件结构，包括Si衬底和位于Si衬底之上的有源区，所述有源区包括沟道以及分别位于沟道两端的源区和漏区，在沟道之上设有栅区，在源区、漏区及沟道两侧与Si衬底之间设有绝缘埋层，在沟道中部与Si衬底之间设有SiGe隔层。该MOS器件结构的沟道可以通过SiGe隔层向Si衬底导电导热，防止了器件的浮体效应及自加热效应；在源漏区及沟道两侧与Si衬底之间保留绝缘埋层，可减小源漏区的寄生电容。该器件结构采用Si\SiGe\Si外延层通过刻蚀、掺杂、选择性刻蚀、填充绝缘介质等工艺制备，其步骤简单，易于实施，具有重要的应用价值。
文档编号H01L21/336GK101924138SQ20101021212
公开日2010年12月22日 申请日期2010年6月25日 优先权日2010年6月25日
发明者王曦, 肖德元, 陈静, 黄晓橹 申请人:中国科学院上海微系统与信息技术研究所