专利名称：集成电路元件及凸块结构的形成方法
技术领域：
本发明涉及集成电路的制造，尤其涉及集成电路元件的凸块结构。
背景技术：
现代的集成电路是由数百万计的有源元件形成，例如晶体管与电容器，这些元件最初是互相隔绝的，但是之后会互相连接在一起，以形成功能性的电路。典型的内连线结构包含横向的内连线，例如金属线(导线)，以及垂直的内连线，例如导孔与接点，内连线对于现代集成电路的密度与效能的限制越来越具有影响力。接合焊盘(bonding pad)在内连线结构的顶端上形成，并且在个别芯片的表面上暴露出来，经由接合焊盘可形成连接芯片至封装基底或其他裸片的电性连接，接合焊盘可用于导线接合或倒装芯片接合。倒装芯片封装技术使用凸块以建立在芯片的输入/输出焊盘片(I/O pad)与基底或封装体的导线架(lead frame)之间的电性接触，在结构上，凸块实际上含有凸块本身，以及凸块下金属层(under bump metallurgy ；UBM)，其位于凸块与输入/输出焊盘片之间。凸块下金属层通常含有粘着层、阻挡层以及导线层，并且依此顺序在输入/输出焊盘片上形成。凸块本身基于所使用的材料可分类为焊锡凸块、金凸块、铜柱凸块以及具有混合金属的凸块。近年来，铜柱凸块技术逐渐被提出，以取代焊锡凸块的使用。电子元件通过铜柱凸块的方式连接至基底，在使用最少凸块架桥的情况下，达到较细微的间距，以降低电路的电容负载，并且让电子元件可在较高的频率下执行。铜柱凸块倒装芯片组合具有以下优点(1) 优选的热/电子效能，(2)较高的电流承载容积，(3)对于电子迁移具有优选的阻抗，因此可延长凸块的寿命，(4)较少的铸造空隙，亦即在铜柱凸块之间具有较一致的间隙。此外，通过铜柱的使用来控制焊锡的散布，可达到较低成本的基底，并且不需无铅珠状物的设计。关于焊锡与铜之间的相互作用以及互相扩散行为已经被研究，可以发现到，在含锡的焊锡与铜之间的界面，锡会快速地与铜反应，形成Cu-Sn介金属化合物 (intermetallic compounds ；IMCs)，随着在界面形成的介金属化合物的厚度增加，焊锡接合的强度会减少，造成凸块裂开。目前利用在铜柱凸块上提供镍覆盖层，以降低介金属化合物的厚度，然而，镍覆盖层会在凸块下金属层的蚀刻工艺之后造成铜的底部被切除，结果在铜柱的边缘上镍层会突出，这将会在焊锡接合与铜柱之间的界面上造成应力，并引发脱层失效现象。此外，铜在制造过程中很容易氧化，氧化的铜柱会导致电子元件对基底的粘着性变差，较差的粘着性会造成严重的可靠度问题，因为会产生较高的漏电流。氧化的铜柱也会导致底部填胶沿着底部填胶与铜柱之间的界面裂开，此裂缝会蔓延至底下的低介电常数介电层，或蔓延至用于接合铜柱至基底的焊锡。因此，需要侧壁保护层来避免铜氧化，但是传统处理铜柱侧壁的方法需要较高的制造成本，并且会有界面脱层问题。目前使用化学浸锡工艺(immersion tin process)在铜柱侧壁上提供锡层，但是仍然有制造成本、锡与底部填胶之间的粘着力，以及焊锡润湿至侧壁上的问题产生，其对于新世代芯片的微细间距封装技术是一种挑战。
发明内容
为了解决上述问题，在一实施例中，提供集成电路元件，包括半导体基底，凸块下金属层设置于半导体基底上，铜柱设置于凸块下金属层上，具有侧壁表面与上表面，以及保护层设置于铜柱的侧壁表面与上表面上，其中保护层为含镍层，包括含量小于0.01重量百分比的磷。在一实施例中，提供集成电路元件，包括半导体基底，凸块下金属层设置于半导体基底上，导电柱设置于凸块下金属层上，具有侧壁表面与上表面，以及保护层设置于导电柱的侧壁表面与上表面上，其中保护层由电解金属层形成。在一实施例中，提供凸块结构的形成方法，包括提供半导体基底，形成凸块下金属层在半导体基底上，形成掩模层在凸块下金属层上，其中掩模层具有开口暴露出一部分的凸块下金属层，形成铜层在掩模层的开口内，移除一部分的掩模层，在铜层与掩模层之间形成间隙，进行电解工艺，以金属层填充此间隙，以及移除掩模层。本发明提供由电解金属层形成的侧壁保护层，以避免铜柱侧壁氧化，并且增加在铜柱侧壁与后续形成的底部填充材料之间的粘着力。相较于传统的浸锡(immersion Sn) 工艺，以及接着进行退火工艺的方法，在凸块下金属层的蚀刻步骤之前，于铜柱侧壁上以电镀法形成保护层可以节省工艺成本，并且通过控制电镀工艺的时间，很容易调整膜的厚度， 以避免底切(undercut)问题发生，并且克服Ni突出(overhanging)的结构产生。再者，凸块结构可以阻止应力集中在一些点上，并且因而解决从铜柱侧壁上剥离或脱层的问题。为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合附图，作详细说明如下。
图1至图8显示依据一示范性实施例，形成铜柱凸块的方法的剖面示意图。上述附图中的附图标记说明如下10 基底；12 焊盘片区；14 钝化层；15、17、21 开口 ；16 高分子层；16s 高分子层表面区；18 凸块下金属层；20 掩模层；21” 扩大的开口 ；22 铜柱；22t 铜柱的上表面；2 铜柱的侧壁表面；24 空隙；26 保护层；26t 保护层的上表面；
28 覆盖层
具体实施例方式在此所揭示的实施例提供用于铜柱凸块技术的侧壁保护工艺，其中在铜柱凸块侧壁上的保护层是经由电解工艺所形成的金属层，在此也称为电解金属层。铜柱凸块可直接用在半导体芯片的导电焊盘或重分布层上，也可用于倒装芯片组合或其他相似的应用上。在本发明实施例中使用参考附图详细说明本发明，如附图所示，在附图及说明书描述中尽可能地使用相同的标号来表示相同或相似的部分。在附图中，实施例的形状及厚度可能被扩大，以达到方便说明及清楚显示的目的。说明书的描述直接关于依据此揭示所形成的装置的部分元件，或更直接关于与此装置共同操作的元件。可以理解的是，这些元件没有特定的形式，或者可使用各种形式来描绘。再者，当一层被称为在另一层上或在基底上时，这一层也可以是直接在其他层上或在基底上，或者也可以存在介于中间的其他层。在整篇说明书中所提及的“一实施例”表示在此实施例中所描述的特定特征、结构或特性是被包含在至少一实施例中。因此，在整篇说明书中所提及的“在一实施例中”不需要是指相同的实施例。另外，特定的特征、结构或特性可以与一个或更多实施例以任何适合的方式结合， 可以理解的是，以下配合的附图并非按尺寸绘制，这些附图仅用于说明本发明。在此，图1至图8描示出依据一示范性实施例，在形成铜柱凸块的各工艺阶段中， 部分的半导体元件的剖面示意图。参阅图1，用于凸块工艺的示范性半导体基底10被用在半导体集成电路的制造上，并且集成电路可以在基底中和/或基底上形成。半导体基底被定义成包括半导体材料的任何结构，其包含但不限定于巨块硅(bulk silicon)、半导体晶片、硅覆盖绝缘层(silicon-on-insulator ;S0I)基底或硅锗基底，其他的半导体材料包含也使用第三族(group III)、第四族(group IV)以及第五族(groupV)元素的材料。基底10还可包括多个隔绝特征(未示出)，例如浅沟槽隔绝(shallow trench isolation =STI)特征或硅的局部氧化(local oxidation of silicon :L0C0S)特征，隔绝特征可以被定义并且隔绝各种微电子元件(未示出)。各种微电子元件的例子可以在包含晶体管的基底 10内形成，晶体管例如为金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor !MOSi7ET)、互补式金属氧化物半导体(complementary metal oxidesemiconductor ；CMOS)晶体管、双极结晶体管(bipolar junction transistor :BJT) > 高电压晶体管、高频晶体管、P沟道以及/或η沟道场效晶体管(PFETs/NFETs)等。此外，基底10还可包含电阻器、二极管、电容器、电感器、熔线以及其他合适的元件。可实施各种工艺以形成微电子元件，包含沉积、蚀刻、离子注入、光刻、退火以及其他合适的工艺。这些微电子元件互相连接以形成集成电路元件，例如逻辑元件、存储器元件(如静态随机存取存储器(SRAM))、射频(radio frequency ；RF)元件、输入 / 输出(input/output ； 1/0)元件、 系统单芯片(system-on-chip ；S0C)元件、前述的组合以及其他类型合适的元件。基底10还包含层间介电层(未示出)以及金属结构(未示出)在集成电路之上， 在金属结构内的层间介电层包含低介电常数介电材料、未掺杂硅玻璃(undoped silicate glass ；USG)、氮化硅、氮氧化硅或其他常用的材料，低介电常数介电材料的介电常数值可低于约3. 9或低于约2. 8。在金属结构中的金属线可由铜或铜合金形成，本领域普通技术人员当可了解金属层的详细形成方式。焊盘片区12为形成在顶端层间介电层内的顶端金属层，其为导电路线的一部分，并且如果需要，其具有经由平坦化工艺，例如化学机械研磨工艺(chemical mechanical polishing ；CMP)处理过的暴露表面。适用于焊盘片区12的材料可包含但不限定于例如铜(Cu)、铝(Al)、铝铜(AlCu)、铜合金、或其他可动的导电材料。 焊盘片区12可用在接合工艺中，以连接个别芯片中的集成电路与外部特征。图1也显示出形成在基底10上的钝化层14(passivation layer)，以及将钝化层 14图案化，形成开口 15暴露出一部分的焊盘片区12，以容许后续的凸块形成。在一实施例中，钝化层14由非有机材料形成，其选自于未掺杂硅玻璃、氮化硅、氮氧化硅、氧化硅以及前述的组合。在另一实施例中，钝化层14由高分子层形成，例如环氧化物(印oxy)、聚酰亚胺(polyimide)、苯环丁烯(benzocyclobutene ；BCB)、聚苯恶唑(polybenzoxazole ；ΡΒ0) 以及类似的材料，也可以使用其他相对软性，通常是有机的介电材料。图1还显示出形成在钝化层14上的高分子层16，以及将高分子层16图案化，形成开口 17暴露出一部分的焊盘片区12，以容许后续的凸块形成。开口 17可小于、等于或大于开口 15，在一实施例中，开口 17设置在开口 15内。高分子层16由高分子形成，例如环氧化物(印oxy)、聚酰亚胺(polyimide)、苯环丁烯(BCB)、聚苯恶唑(PBO)以及类似的材料，也可以使用其他相对软性，通常是有机的介电材料。在一实施例中，高分子层16为聚酰亚胺层。 在另一实施例中，高分子层16为聚苯恶唑(PBO)层。高分子层16是软性的，因此具有降低在个别基底上的固有应力的功能，此外，高分子层16很容易以数十微米的厚度形成。参阅图2，在产生的结构上形成凸块下金属层(under-bump-metalIurgy ；UBM) 18， 其可以由任何数量的合适技术形成，包含物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉禾只(electrochemical deposition ；ECD)、分子束夕卜延(molecular beam epitaxy ； MBE)、原子层沉积(ALD)、电镀以及类似的方式。凸块下金属层18在高分子层16以及焊盘片区12暴露出来的部分上形成，并且形成在开口 17的侧壁及底部上。凸块下金属层18包含扩散阻挡层，其由钛(titanium)、钽(tantalum)、氮化钛、氮化钽或类似的材料形成。扩散阻挡层沉积的厚度介于约500人至2000人之间，例如厚度约为1000人。凸块下金属层18 还可包含铜层，其形成在扩散阻挡层上，铜层可由铜合金形成，其包含银、铬、镍、锡、金以及前述的组合。铜层沉积的厚度介于约500A至10000A之间，例如厚度约为5000A。接着，参阅图3，为了定义凸块视窗，在凸块下金属层18上提供掩模层20，并且将掩模层20图案化，形成开口 21，暴露出一部分的凸块下金属层18，用于形成铜柱凸块(Cu pillar bump)。掩模层20可以是干膜或光致抗蚀剂膜，经由涂布、固化(curing)、去除残胶(descum)以及类似的步骤形成，接着进行光刻技术和/或蚀刻工艺，例如干蚀刻和/或湿蚀刻工艺。参阅图4，在开口 21内利用焊锡湿润性(solder wettability)部分地或完全地填充导电材料。在一实施例中，在开口 21内形成铜层22接触凸块下金属层18，铜层22大抵上是一层包含纯元素铜、含有不可避免的杂质的铜以及含有少量元素的铜合金，例如含有钽、铟、锡、锌、锰、铬、钛、锗、锶、钼、镁、铝或锆。形成铜层22的方法可包含溅镀、印刷、电镀、无电电镀以及常用的化学气相沉积(CVD)法，例如利用电化学电镀 (electro-chemicalplating ；ECP)形成铜层22。在一示范性实施例中，铜层22的厚度大于25μπι。在另一示范性实施例中，铜层22的厚度大于40 μ m，例如铜层22的厚度介于约 40-50 μ m之间，约为45 μ m，或者介于约40-70 μ m之间，虽然其厚度也可以更大或更小。铜层22形成柱状，因此之后可称为铜柱22。然后，如图5所示，进行掩模拉回(pullback)工艺，使得掩模层20从铜柱22的侧壁2 被拉回，以加宽开口 21，并在铜柱22的侧壁22s与扩大的开口 21”的内部周围之间留下空隙对。掩模拉回工艺包含光刻技术和/或蚀刻工艺，其移除一部分的掩模层20。参阅图6，在产生的结构上通过电解工艺镀上保护层沈，保护层沈覆盖铜柱22 的上表面22t，并且填充在铜柱22的侧壁表面22s与掩模层20之间的空隙M中。保护层沈是通过电镀工艺从电解槽(electrolytic bath)中形成的金属层，其沉积的金属并未特别限定，此金属可以是镍(Ni)、铜(Cu)、银(Ag)、金(Au)、钯(Pd)、钼(Pt)、锡(Sn)、 锌( )、贵重金属或前述的组合。电解槽通常含有更多进行沉积工艺所需的成分，以及改善沉积金属层的品质所需的成分。这些物质例如为晶粒细化剂(grain-refining agent), 润湿剂(wettingagent)、光亮剂(brightener)、错合剂(complexing agent)以及抑制剂(inhibitor) 0当沉积工艺实行时，这些有机和/或无机添加物成分会从电解槽中更快或更慢地消耗、破坏或移除。因此，这些成分的浓度会随着时间更快或更慢地降低。在一实施例中，保护层沈是经由镍电镀工艺所形成的镍层，包含将物体放置在以镍作为阴极的电解槽中，一些要沉积的金属棒也放置在此电解槽中，并与阳极连接。一旦施加电压，要沉积的镍正离子会朝向负极迁移，并且在此沉积形成金属层。所产生的镍层中的主要杂质可包含碳(C)、氢(H)和/或硫(S)，通过此方法产生的高纯度镍层只具有极少量的杂质，杂质的浓度取决于工艺控制而改变，电解的镍沉积所含有磷含量少于0. 01重量百分比。在另一实施例中，保护层沈是经由铜电镀工艺所形成的铜层，在电解槽中具有专用的有机和/或无机添加物，所产生的铜层中的主要杂质可包含氯(Cl)、硫(S)、碳(C)和 /或氧(0)，通过此方法产生的高纯度铜层只含有极少的杂质，杂质的浓度取决于工艺控制而改变。电解的铜沉积所含有的钠(Na)含量少于0. 01重量百分比，以及铁(Fe)含量少于 0. 01重量百分比。在其他实施例中，保护层沈是经由银电镀工艺所形成的银层，在电解槽中具有专用的有机和/或无机添加物，所产生的银层中的主要杂质可包含钾(K)、碳(C)、氧 (0)和/或氮(N)。电解的银沉积所含有的钠(Na)含量少于0. 01重量百分比。在其他实施例中，保护层26是经由金电镀工艺所形成的金层，在电解槽中具有专用的有机和/或无机添加物，所产生的金层中的主要杂质可包含硫(S)、钛(Ti)、钠(Na)、碳(C)、氢(H)和/ 或氧(0)。电解的金沉积所含有的钾(K)含量少于0. 01重量百分比，以及氯(Cl)含量少于 0.01重量百分比。在形成保护层沈之后，选择性地在保护层沈的上表面26t上以及在扩大的开口 21”内形成覆盖层观。覆盖层观可作为阻挡层，以避免铜柱22内的铜扩散至接合材料，例如焊锡合金中，接合材料用于接合基底10至外部特征，防止铜的扩散可以增加封装的可靠度以及增加接合强度。覆盖层观可包含金(Au)、锡(Sn)、锡铅(SnPb)、银(Ag)、钯(Pd)、铟 an)、镍钯金(NiPdAu)、镍金(NiAu)、其他相似的材料，或通过电镀法形成的合金。覆盖层 28的厚度约为1-10 μ m，在一些实施例中，覆盖层28为多层结构，包含Au、Pd、Ni合金、Au 合金或Pd合金。在一些实施例中，覆盖层28为焊锡层，由Sn、SnAg, Sn-Pd, SnAgCu (具有的 Cu 重量百分比少于 0. 3% ), SnAgZn、SnZn、SnBi-In, Sn-In, Sn-Au、SnPb, SnCu、SnZnIn 或SnAgSb等，通过电镀工艺形成。在一些实施例中，覆盖层28为多层结构，包含金属层与焊锡层。参阅图7，移除掩模层20，暴露出在扩大的开口 21”内形成的金属结构以及底下的凸块下金属层18。在此例中，掩模层20是干膜，其可以使用碱性溶液移除。如果掩模层20是由光致抗蚀剂形成，则可以使用丙酮(acetone)、N-甲基吡咯烷酮(n-methyl pyrrolidone ；NMP)、二甲基亚砜(dimethyl sulfoxide ；DMS0)、二甘醇胺(aminoethoxy ethanol)以及类似的溶剂移除。然后，如图8所示，使用金属结构作为掩模，将凸块下金属层18暴露出来的部分蚀刻，暴露出底下的高分子层16的表面区16s。在一示范性实施例中，蚀刻凸块下金属层18 的步骤为干蚀刻或湿蚀刻，湿蚀刻例如为使用氨酸(ammonia-based acid)进行的各向同性湿蚀刻，或者干蚀刻工艺，例如为标准的反应式离子蚀刻法(reactive ion etch ；RIE)程序。因此，所完成的凸块结构包含在金属焊盘区域12上形成的凸块下金属层18、在凸块下金属层18上形成的铜柱22、在铜柱22的上表面22t及侧壁表面2 上的保护层26，以及在保护层沈的上表面26t上的选择性覆盖层观。因为保护层沈是电解金属层，可利用感应耦合等离子体(ICP)或扫瞄式电子显微镜能量分散X射线能谱分析系统(SEM-EDX)进行分析，结果显示在保护层沈内关键性的杂质含量非常低(少于0.01wt%)。接着，基底10 被切割并封装在封装基底或另一裸片上，并利用锡球或铜凸块固定在封装基底或其他裸片上的焊盘片上。此揭示提供由电解金属层形成的侧壁保护层，以避免铜柱侧壁氧化，并且增加在铜柱侧壁与后续形成的底部填充材料之间的粘着力。相较于传统的浸锡(immersion Sn) 工艺，以及接着进行退火工艺的方法，在凸块下金属层的蚀刻步骤之前，于铜柱侧壁上以电镀法形成保护层可以节省工艺成本，并且通过控制电镀工艺的时间，很容易调整膜的厚度， 以避免底切(undercut)问题发生，并且克服Ni突出(overhanging)的结构产生。再者，凸块结构可以阻止应力集中在一些点上，并且因而解决从铜柱侧壁上剥离或脱层的问题。虽然本发明已揭示优选实施例如上，然其并非用以限定本发明，本领域普通技术人员当可了解，在不脱离本发明的精神和范围内，当可做些许更动与润饰。因此，本发明的保护范围当视所附的权利要求所界定的范围为准。
8
权利要求
1.一种集成电路元件，包括一半导体基底；一凸块下金属层，设置于该半导体基底上；一铜柱，设置于该凸块下金属层上，且具有一侧壁表面与一上表面；以及一保护层，设置于该铜柱的该侧壁表面与该上表面上，其中该保护层为一含镍层，包括含量小于0.01重量百分比的磷。
2.如权利要求1所述的集成电路元件，其中该含镍层包括含有硫。
3.如权利要求1所述的集成电路元件，更包括一覆盖层设置于该铜柱上表面上的该保护层上，其中该覆盖层为一含金层或一焊锡层。
4.一种集成电路元件，包括 一半导体基底；一凸块下金属层，设置于该半导体基底上；一导电柱，设置于该凸块下金属层上，且具有一侧壁表面与一上表面；以及一保护层，设置于该导电柱的该侧壁表面与该上表面上，其中该保护层由一电解金属层形成。
5.如权利要求4所述的集成电路元件，其中该该保护层为一电解镍层、一电解金层、一电解铜层或一电解银层。
6.如权利要求4所述的集成电路元件，还包括一覆盖层设置于该导电柱上表面上的该保护层上，其中该覆盖层为一含金层或一焊锡层，该导电柱为铜柱。
7.一种凸块结构的形成方法，包括 提供一半导体基底；形成一凸块下金属层在该半导体基底上；形成一掩模层在该凸块下金属层上，其中该掩模层具有一开口，暴露出一部分的该凸块下金属层；形成一铜层在该掩模层的该开口内；移除该掩模层的一部分，在该铜层与该掩模层之间形成一间隙； 进行一电解工艺，以形成一金属层填充该间隙；以及移除该掩模层。
8.如权利要求7所述的凸块结构的形成方法，其中该金属层包括镍或金，该铜层的厚度大于40 μ m。
9.如权利要求7所述的凸块结构的形成方法，其中该电解工艺形成该金属层，以覆盖该铜层的表面。
10.如权利要求9所述的凸块结构的形成方法，还包括于移除该掩模层之前，形成一覆盖层在该掩模层的该开口内的该金属层上。
全文摘要
本发明提供一种集成电路元件及凸块结构的形成方法，其中该集成电路元件包括一半导体基底；一凸块下金属层，设置于该半导体基底上；一铜柱，设置于该凸块下金属层上，且具有一侧壁表面与一上表面；以及一保护层，设置于该铜柱的该侧壁表面与该上表面上，其中该保护层为一含镍层，包括含量小于0.01重量百分比的磷。本发明提供铜柱凸块，其具有由电解金属层形成的侧壁保护层，电解金属层为电解镍层、电解金层、电解铜层或电解银层，避免了铜柱侧壁氧化，并且增加在铜柱侧壁与后续形成的底部填充材料之间的粘着力，并且其凸块可以阻止应力集中在一些点上，从而解决从铜柱侧壁上剥离或脱层的问题。
文档编号H01L21/60GK102237316SQ20101025072
公开日2011年11月9日 申请日期2010年8月10日 优先权日2010年4月22日
发明者余振华, 刘重希, 吕文雄, 张俊华, 林志伟, 郑明达 申请人:台湾积体电路制造股份有限公司