专利名称：晶片及其形成方法
技术领域：
本发明的实施例涉及晶片及其形成方法，更具体而言，涉及将每个芯片从包括多 个芯片的晶片上分离的技术。
背景技术：
射频识别(RFID)标签芯片(tag chip)已被广泛用于使用射频(RF)信号来自动 识别物体。为了使用RFID标签芯片自动识别物体，首先将RFID标签附着在待识别物体 上，RFID读取器以实现非接触自动识别方案的方式与物体的RFID标签进行无线通信。利 用RFID技术的广泛使用，极大地减少了诸如条形码和光学字符识别(optical character recognition)技术的有关自动识别技术的不足之处。最近，RFID标签已被广泛使用于物流管理系统、用户认证系统、电子货币 (e-money)、以及运输系统等。例如，物流管理系统通常使用记录货物数据的集成电路(IC)来在执行库存中的 货物分类或货物管理，而不使用货单或货签。另外，用户认证系统通常使用包含个人信息等 的IC卡来执行出入管理(entrance and exit management)功能等。与此同时，非易失性铁电存储器可以用作RFID标签中的存储器。通常，非易失性铁电存储器(即铁电随机存取存储器(FeRAM))具有与动态随机存 取存储器(DRAM)类似的数据处理速率，并且即使在断电时也可保留数据，因此许多研究人 员正在对作为下一代存储器件的!^RAM进行深入的研究。上述!^RAM具有与DRAM非常相似的结构，并且使用铁电电容器作为存储器件。铁 电材料具有高剩余极化(high residual polarization)特性，使得即使去掉电场也不会丢 失数据。RFID器件使用各个频段的频率。一般来说，随着频段的下降，RFID器件的识别速 率更低，可以在更短的距离下操作，并较少受到周围环境的影响。相比之下，随着频段的增 加，RFID器件的识别速率更高，可以在更远的距离下操作，并更容易受到周围环境的影响。在一个晶片中包括多个RFID芯片。RFID芯片是沿行和列而布置的。为了在晶片 级执行对每个RFID芯片的切割，可以使用激光锯(laser sawing)。另外，在晶片的划片线上形成有掩模对准标记(mask align key)。掩模对准标记 用作将单个RFID芯片相互分离的参考点。换句话说，由激光束切割划片线，从而能够使单 个RFID相互分离。切割工艺需要较多的时间，因而使产品成本增大。另外，由于现有的RFID器件需要在划片线上具有掩模对准标记，因此芯片之间应 该保证相对较大的间距。换句话说，用于将每个芯片分离的一个划片线和用于对准标记的另一个划片线广泛地分布于芯片之中的预定间距处，结果使每个晶片的净裸片的数量降 低。
发明内容
本发明的各个实施例旨在提供一种实质上避免了由于本技术领域的局限和不利 而导致的一个或更多个问题的晶片及其形成方法。本发明的一个实施例涉及一种晶片技术，这种晶片技术允许在不对包括多个存储 芯片的晶片执行额外的锯切工艺的情况下利用深反应离子刻蚀(DRIE)工艺将每个存储芯 片切割出来。本发明的一个实施例涉及一种晶片技术，这种晶片技术允许在不对包括多个存储 芯片的晶片执行额外的锯切工艺的情况下利用DRIE工艺将每个RFID芯片切割出来。本发明的一个实施例涉及一种晶片技术，这种晶片技术用于减少被用来将每个芯 片从晶片分离的划片线的面积。本发明的一个实施例涉及一种晶片技术，这种晶片技术将用于使每个芯片分离的 划片线和用于布置对准标记的对准标记线区分开，并不同地布置划片线和对准标记线，从 而能够减小划片线面积。本发明的一个实施例涉及一种晶片技术，这种晶片技术用于在整个晶片上同时执 行DRIE工艺，从而能够极大地减少切割晶片所需的制造时间和成本。根据本发明的一个实施例，一种晶片包括多个芯片，所述多个芯片被配置为在晶 片上沿行方向和列方向来布置；划片线，所述划片线被配置为形成在多个芯片之间，以便使 每个芯片分离；和对准标记线，所述对准标记线被配置为形成在晶片的一个侧面中，以便形 成对准标记图案。根据本发明的另一个方面，一种形成晶片的方法，所述晶片包括芯片区、用于使芯 片区隔离的划片线、以及形成有对准标记图案的对准标记线，所述方法包括以下步骤在半 导体衬底的对准标记线上形成对准标记图案；在位于半导体衬底的上部的芯片区上形成电 路区；在电路区上形成钝化层；通过在半导体衬底的背面执行背面研磨工艺而使对准标记 图案暴露；使用光致抗蚀剂图案作为刻蚀掩模而在形成于划片线中的半导体衬底上形成第 一沟槽；以及在包括第一沟槽的半导体衬底上执行晶片安装工艺。根据本发明的另一个方面，一种形成晶片的方法，所述晶片包括芯片区、用于使芯 片区隔离的划片线、以及形成有对准标记图案的对准标记线，所述方法包括以下步骤在位 于半导体衬底的上部的芯片区上形成电路区；在半导体衬底的对准标记线上形成对准标记 图案；在电路区上形成钝化层；通过在半导体衬底的背面执行背面研磨工艺而使对准标记 图案暴露；使用光致抗蚀剂图案作为刻蚀掩模而在形成于划片线中的半导体衬底上形成第 一沟槽；以及在包括第一沟槽的半导体衬底上执行晶片安装工艺。本发明的上述实施例具有下列特点。第一，根据本发明的一个方面的晶片及其形成方法能够允许在不对包括多个存储 芯片的晶片执行额外的锯切工艺的情况下利用DRIE工艺将每个存储芯片切割出来，从而 减少制造时间和成本。第二，根据本发明的另一个方面的晶片及其形成方法能够允许在不对包括多个存储芯片的晶片执行额外的锯切工艺的情况下利用DRIE工艺将每个RFID芯片切割出来，从 而减少制造时间和成本。第三，根据本发明的另一个方面的晶片及其形成方法能够减小用于使晶片上的每 个芯片分离的划片线的面积，从而增加净裸片的数量。第四，根据本发明的另一个方面的晶片及其形成方法能够将用于使每个芯片分离 的划片线和用于布置对准标记的对准标记线区分开，并不同地布置划片线和对准标记线， 从而减小划片线面积。第五，根据本发明的另一个方面的晶片及其形成方法能够同时在整个晶片上执行 DRIE工艺，从而能够极大地减少切割晶片所需的制造时间和成本。应当清楚的是之前对本发明的一般性描述和以下对本发明的具体描述是示例性 和说明性的，并非意在提供如所附的权利要求所述的对发明的进一步解释。本领域的技术人员应当理解以本发明所实现的效果并不局限于已在上文中所具 体描述的，并且从以下结合附图的详细描述中将能够更加清晰地理解本发明的其它特点。
图1是根据本发明实施例的射频识别(RFID)芯片的框图。图2至图3表示了根据本发明的一个实施例的形成晶片的方法。图4至图15是表示根据本发明的一个实施例的形成晶片的方法的剖面图。图16至图观表示本发明的其它实施例。
具体实施例方式以下详细说明本发明的示例性实施例，所公开的这些实施例图示于附图中。只要 可能，则在附图全文中使用相同的附图标记来表示相同或相似的部分。图1是根据本发明的一个实施例的射频识别(RFID)芯片的框图。参见图1，RFID芯片包括天线ANT、电压放大器10、调制器20、解调器30、上电复位 单元40、时钟发生器50、数字单元60、以及存储单元(memory unit) 70。天线ANT接收来自RFID读取器的射频(RF)信号。RFID器件中接收的RF信号经 天线焊盘ANT (+)和ANT (-)而被输入至RFID芯片。电压放大器10将经天线ANT接收的RF信号整流并升压，并且产生作RFID器件驱 动电压的电源电压VDD。调制器20对从数字单元60接收的响应信号RP进行调制，并将所调制的响应信号 RP输出至天线ANT。解调器30响应于电压放大器10的输出电压而对从天线ANT接收的RF 信号进行解调，并将命令信号CMD输出至数字单元60。 上电复位单元40检测在电压放大器10中产生的电源电压，并将上电复位信号POR 输出至数字单元60以便响应于所检测的电源电压来控制复位操作。在此情况下，上电复位 信号POR的详细操作如下。在电源电压从低电平变为高电平期间，上电复位信号POR与电 源电压同时升高。当上电复位信号POR达到电源电压VDD时，上电复位信号POR从高电平 变为低电平。从高电平变为低电平的复位信号POR将RFID器件复位。
时钟发生器50将时钟信号CLK输出至数字单元60，其中，时钟信号CLK能够响应于从电压放大器10产生的电源电压VDD来控制数字单元60的操作。数字单元60接收电源电压VDD、上电复位信号P0R、时钟信号CLK和命令信号CMD， 解释命令信号CMD，并产生控制信号和处理信号。数字单元60响应于控制信号和处理信号 而将响应信号RP输出至调制器20。数字单元60将地址ADD、输入/输出数据I/O、控制信 号CTR和时钟信号CLK输出至存储单元70。存储单元70包括多个存储器单元(memory cell)。每个存储器单元读取和写入储 存单元(storage unit)中的数据。存储单元70可以是非易失性铁电存储器(FeRAM)。！^eRAM具有与DRAM类似的数 据处理速率和结构。另外，i^RAM使用铁电材料作为电容器，使得其具有高剩余极化特性。 由于所述高剩余极化特性，即使在掉电时也不会丢失数据。图2表示根据本发明的一个实施例的形成晶片的方法。参见图2，根据本发明的一个实施例的晶片可以包括RFID芯片、DRAMJeRAM、或其 它存储芯片等。为了便于描述并更好地理解本发明，假设以下的实施例所描述的晶片W是 由RFID芯片构成的。在晶片W上将多个RFID标签芯片阵列布置成行和列。将划片线(或划片区)Ll 布置在RFID芯片之间，从而使每个芯片可以由深反应离子刻蚀(DRIE)工艺而被分离和切割。在晶片W上形成对准标记线L2和L3，以便形成光掩模对准标记。将对准标记线 L2和L3布置为在划片线上彼此交叉。分别将对准标记线(或对准标记区)L2和L3形成为 沿水平方向和竖直方向的线形图案。在对准标记线L2和L3上形成对准标记元素图案。根据本发明的一个实施例的晶片包括用于将每个芯片分离的一个划片线Ll和用 于形成光掩模对准标记的其它划片线L2和L3，从而在晶片上形成双划片线。本发明采用对晶片的背面施加的DRIE工艺，以在晶片的背面上形成深沟槽。单个 芯片可利用这些深沟槽区域而被切割出来。相比之下，本发明的另一个实施例可以对晶片 的正面施加DRIE工艺，以在晶片的正面上形成深沟槽。然后，利用这些深沟槽来切割出单 个芯片。根据本发明的上述晶片，用于将每个芯片分离的一个划片线Ll和用于形成光掩 模对准标记的其它划片线L2和L3被彼此区别开，使得划片线Ll以及划片线L2和L3在晶 片上是单独地被布置的。因此，在晶片级减少了划片线的面积，使得净裸片的数量增加。如图3所示，在对准标记线L3的预定区域中形成对准标记AK。在此情况下，对准 标记AK可以相当于用于允许在晶片W的反面执行DRIE工艺的DRIE掩模对准标记区B。也 就是说，掩模对准标记区B包括掩模对准标记AK，使得在执行背面研磨工艺(backgrinding process)之后DRIE区C能够被掩模对准(mask-aligned)。下文中，在对准标记线L2和L3 中形成有对准标记AK之处被称为对准标记区B。另外，用于利用DRIE工艺将每个芯片分离的划片线Ll被称作DRIE区C。在DRIE 区C中，可以根据执行何种DRIE工艺来形成沟槽。放置芯片电路的区域被称作芯片区D。图4至图15是表示根据本发明的一个实施例的形成晶片的方法的剖面图。更具 体地，图4至图15是表示沿图3的线A-A’截取的剖面图。根据本发明的一个实施例，晶片 的衬底区主要被划分为掩模对准标记区B、DRIE区C和芯片区D。
参见图4，在半导体衬底100的对准标记区B的上方形成第一沟槽101。半导体衬 底100可以由硅(Si)、锗(Ge)或砷化锗(GeAs)构成，但并不局限于此。第一沟槽用于形成如图5所示的掩模对准标记图案102。掩模对准标记图案102 用在互补金属氧化物半导体(CM0Q工艺之前的背面研磨工艺期间的掩模工艺中。由于在背面研磨工艺期间掩模对准标记被暴露，因此利用双划片线光掩模工艺来 执行根据本发明的实施例的晶片形成方法，其中，所述双划片线光掩模工艺使用暴露的背 磨对准标记。晶片的正面和背面可以以此方式对准。下文中，如图5所示，使用将第一沟槽101填满的填充材料102。填充材料102可 以由颜色与半导体衬底100的颜色不同的材料构成。不同的颜色能够在双划片线光掩模工 艺中使对准标记图案102突出。优选的是，填充材料102由基于钨(W)的金属层、基于氧化硅(SiO2)的氧化物层、 或氮化物层构成，但并不局限于此。 如果半导体衬底100具有约750 μ m的厚度E，优选的是，第一沟槽101的深度被设 置为约500 μ m至750 μ m。然而，半导体衬底100的厚度并不局限于此，而是可以根据需要 改变。随着晶片尺寸的逐渐增大，半导体衬底100变得更厚。相应地，半导体衬底100的厚 度可以为约600 μ m、550 μ m等。第一沟槽101是从半导体衬底100的表面被深入地刻蚀的。第一沟槽101可以穿 透半导体衬底100以形成孔。随后，如图6所示，在半导体衬底100上形成CMOS电路。CMOS电路形成在芯片区 D中。在芯片区D中形成有若干金属线Ml至Mn和金属间电介质(IMD ;inter metal dielectric)层 IMD 1 至 IMD η,以形成 CMOS 电路。尽管图6的实施例公开的是CMOS电路仅在芯片区D中形成的情况，但本发明的范 围和主旨并不仅仅局限于此。举例而言，形成CMOS电路的金属线Ml至Mn可以延伸至DRIE 区C，而DRIE区C可以由氧化物材料构成。接下来，如图7所示，在掩模对准标记区B、DRIE区C和芯片区D的上方形成钝化 层103。在没有所述钝化层103的情况下，如果为了后续工艺而将晶片翻转，则CMOS电路可 能会与支撑装置直接接触，并且可能损坏暴露的金属线Ml至Mn。为了保护金属线Ml至Mn 不受损伤，形成所述钝化层103。优选的是，钝化层103由氮化物材料或聚酰亚胺异吲哚喹 唑啉二酮(PIQ)材料构成。在完成整个电路集成工艺之后，形成用于保护芯片的钝化层103。另外，在钝化层103的上方沉积覆盖膜104。形成覆盖膜104以保护晶片的正面上 的电路。之后，如图8所示，在涂膜104上沉积加固膜105。在此情况中，加固膜105作为保 护晶片不受外部物理应力影响的物理支撑。这样，尽管晶片受到来自外界的物理应力，但加 固膜105可防止晶片弯曲。更具体地，为了防止在晶片背面研磨工艺中所发生的晶片翘曲，在涂膜104上额 外地形成加固膜105。加固膜105可以由聚合物层、铝箔带等形成。
接下来，如图9所示将晶片翻转，并在半导体衬底100的背面执行背面研磨工艺。 在此情况下，执行研磨工艺直到将暴露出对准标记图案102为止。例如，可以将半导体衬底100刻蚀至具有约200μπι至300μπι的厚度。完成了背 面研磨工艺之后的半导体衬底100也可以具有约150 μ m的厚度。然而，背面研磨工艺之后 的半导体衬底100的厚度并不局限于此。只要能使对准标记图案102暴露即可，可以根据 需要调整半导体衬底100的厚度。随后，如图10所示，在半导体衬底100的背面形成使DRIE区C暴露的光致抗蚀剂 图案106。通过使用光致抗蚀剂图案106作为掩模刻蚀半导体衬底100的背反面来形成第 二沟槽(或划片沟槽)107。光致抗蚀剂工艺是在半导体衬底100被翻转的情况下执行的。由于对准标记图案 102在半导体衬底100的反面被暴露，因此对准标记图案102被用作形成第二沟槽107的参 考标记。光致抗蚀剂图案106是通过将掩模对准标记区B和芯片区D覆盖但将DRIE区C 暴露而形成的。对准标记图案102可以被用作刻蚀DRIE区C(即H区)的参考标记。之后，如图11所示，在晶片的背面执行DRIE工艺，使得在晶片上形成用于晶片切 割的第二沟槽107。刻蚀H区从而形成用于形成划片线Ll的第二沟槽107。根据本发明的上述实施例，第二沟槽107是通过刻蚀H区而形成的。但本发明的 范围和主旨并不局限于此，DRIE区C的刻蚀范围可以被延伸至宽度I以便包括芯片区D或 掩模对准标记区B的一部分。接下来，如图12所示，在半导体衬底100的背面的上方形成环形膜108。然后在剖 面结构中的环形膜108的两侧形成环形安装件109。环形膜108用作保护膜，以便在运输晶片时保护包含在晶片中的芯片，或在封装 工艺中保护第二沟槽107不发生任何可能的变化。为了这种操作，将环形膜108以可拆卸 的方式安装在半导体衬底100上，从而在需要时能够容易地将环形膜108从半导体衬底100去除。图13是半导体衬底100、环形膜108和环形安装件109的立体图。图12是沿图 13的线B-B’截取的剖面图。参见图13，在半导体衬底100的背面形成有晶片环形框架，晶片环形框架包括圆 环形(donut-ring-shaped)的环形装架109和安装在半导体衬底100上的环形膜108。也就是说，用于支撑环形膜108的环形安装件109是在环形膜108的外轮廓附近 形成的。另外，在环形膜108上形成有包括沟槽区107的半导体衬底100。半导体衬底100 的背面可以与环形膜108相接触。之后，如图14所示，再次翻转晶片使得晶片的正面朝上，并去除最外侧的加固膜 105。然后，如图15所示，去除在钝化层103上形成的涂膜104。因此，根据本发明的实施 例的晶片形成方法在不执行额外的晶片锯切工艺(wafer sawing process)的情况下执行 DRIE切割工艺。在DRIE区C中，特定区J比半导体衬底100薄得多，从而与半导体衬底100相比 J区具有很薄的厚度(即很小的深度)。尤其是，厚度小的J区被认为是与被刻蚀的状态相 同，从而能够容易地将其隔离。DRIE区C足够薄而能够被DRIE工艺切割，而不用锯切工艺。
例如，如果假设半导体衬底100具有约200 μ m至300 μ m的厚度，则J区可以被配 置为厚度仅为约3 μ m。由于超过90%的半导体衬底100已通过第二沟槽107而被去除，因 此使得能够容易地将J区隔离，以与芯片区产生差别。当沿着第二沟槽107切割划片线Ll时，掩模对准标记区B和芯片区D彼此分离。图16至观表示本发明的另一个实施例。更具体地，图16至图28是沿图3的线 A-A'截取的剖面图。根据图16至图观所示的实施例，首先在半导体衬底的芯片区中形成 CMOS电路。根据本发明的上述实施例，衬底主要被划分为掩模对准标记区B、DRIE区C和芯片 区D。参见图16，在芯片区D中形成CMOS电路。优选的是，半导体衬底200由硅(Si)、 锗(Ge)或砷化锗(GeAs)形成，但并不局限于此。在芯片区D中顺序地沉积若干金属线Ml至Mn并形成IMD层IMD_1至IMD_n。尽管图16所示的实施例公开的是CMOS电路仅在芯片区D中形成的情况，但本发 明的范围和主旨并不仅仅局限于此。举例而言，形成CMOS电路的金属线Ml至Mn可以延伸 至DRIE区C而形成。如图17所示，将对准标记区B中的金属间电介质(IMD)层IMD_1至IMD_n图案化， 以使半导体衬底200暴露。结果是，形成沟槽201。随后，如图18所示，形成对准标记图案，从而能够在半导体衬底200的对准标记区 B中执行背面研磨工艺。换句话说，如附图标记202所示，在晶片的正面将沟槽区202刻蚀 预定深度以形成第一沟槽(201，202)，其中，在所述沟槽区202中，要在由沟槽201暴露的半 导体衬底200上形成对准标记图案。为了在背面研磨工艺期间在执行掩模工艺时对光掩模对准标记图案进行处理，在 CMOS工艺之前执行用于刻蚀背面研磨对准标记沟槽的工艺。然后，如图19所示，形成对准 标记图案203。换句话说，如果在背面研磨工艺期间使背面研磨对准标记暴露，则根据本发明的 上述实施例的晶片形成方法利用暴露的背面研磨对准标记而执行双划片线光掩模工艺，从 而能够调整晶片的反面和背面之间的对准。根据本发明的上述实施例，由于对准标记图案 203不仅在衬底200的正面暴露，也在衬底200的背面暴露，因此对准标记图案203不仅能 够作为用于对衬底200的正面进行光掩模工艺的对准标记，也能够作为用于对衬底200的 背面进行的另一个光掩模工艺的对准标记。对准标记图案203使本发明对衬底200的正面 和背面采用双划片线光掩模工艺成为可能。如图19所示，使用填充材料来填满第一沟槽OOl和20 以形成对准标记图案 203。填充材料203可以是由颜色与半导体衬底200的颜色不同的材料形成的。结果是，在 双划片线光掩模工艺期间能够容易地将对准标记图案203与半导体衬底200区分开。优选的是，填充材料由基于钨(W)的金属层、基于氧化硅(SiO2)的氧化物层、或氮 化物层等构成，但并不局限于此。第一沟槽QOl和20 可以被形成为穿透半导体衬底200。接下来，如图20所示，在掩模对准标记区B、DRIE区C和芯片区D的上方形成钝化 层204。如果将晶片翻转，则CMOS电路可能会与外部的材料相接触，并可能因此损坏金属线Ml至Mn。为了保护金属线Ml至Mn不受损伤，形成钝化层204。优选的是，钝化层204由氮 化物材料或聚酰亚胺异吲哚喹唑啉二酮(PIQ)材料构成。在完成芯片集成工艺之后，形成用于保护芯片的钝化层204。随后，如图21所示，在钝化层204上沉积覆盖膜205。形成覆盖膜205以保护在晶 片正面上形成的电路。之后，如图22所示，在覆盖膜205上沉积加固膜206。加固膜206作为保护晶片不 受外部物理应力影响的物理支撑。这样，即使晶片受到来自外界的物理应力，加固膜206也 可以防止晶片变形。更具体地，为了减少在晶片背面研磨工艺期间所发生的晶片翘曲，在覆盖膜205 上额外地形成加固膜206。加固膜206可以由耐热聚合物层、UV固化聚合物层、铝箔带等构成。接下来，在晶片翻转的情况下，在半导体衬底200的背面执行背面研磨工艺。执行 研磨工艺直到将对准标记图案203暴露为止。例如，将半导体衬底200刻蚀为在背面研磨工艺之后具有约200 μ m至300 μ m的 厚度。半导体衬底200也可以具有约150 μ m的厚度。然而，半导体衬底200的厚度并不局 限于此，只要能使对准标记图案203在衬底200的背面暴露即可。随后，如图M所示，对衬底200的背面执行光掩模工艺。在半导体衬底200的背 面上形成光致抗蚀剂图案207。光致抗蚀剂图案限定DRIE区C。对准标记图案203可以用作对衬底200的背面进行光掩模工艺的对准标记。在此情况下，形成光致抗蚀剂图案207以覆盖掩模对准标记区B和芯片区D，但将 DRIE区C暴露。对准标记图案203用作刻蚀DRIE区C (即K区)的参考标记。之后，如图25所示，对半导体衬底200的背面执行DRIE工艺，以形成穿透半导体 衬底200的第二沟槽208。换句话说，刻蚀K区从而形成用于形成划片线Ll的沟槽区208。 在此情况下，沟槽区208可以相当于用于将每个芯片分离的划片线Li。第二沟槽208被形 成为使得相邻的芯片区被实质上隔离的深度。出于此目的，可以完全去除或“实质上完全去 除”DRIE区C中的半导体衬底200，从而在不进行额外的切割工艺的情况下能够使芯片区D 彼此隔离。这里，“实质上完全去除”的意思是将DRIE区中的衬底200去除至这样的程度 在不进行额外的切割工艺的情况下能够使芯片区D彼此分离。因此，根据本发明，切割工艺 是通过使用对准标记图案203的DRIE工艺来执行的，而并非使用单独的锯切工艺。根据本发明的上述实施例，通过刻蚀K区形成第二沟槽208。然而，本发明的范围 和主旨并不仅仅局限于此，而是第二沟槽208可以延伸至形成有IMD层IMD_1至IMD_n的 芯片区D，或延伸至掩模对准标记区B。接下来，如图沈所示，在半导体衬底200的背面形成晶片环形框架。晶片环形框 架包括圆环形的环形安装件210和环形膜209。在半导体衬底200上形成环形膜209，从而在对晶片上所形成的电路不造成损害 的情况下对晶片执行安装工艺。环形安装件210被形成在环形膜209的两侧。环形膜209作为在运输晶片时对晶片上的芯片进行保护的保护膜。环形膜209也 用于确保在封装期间多个芯片区D保持其原有位置而不发生错位。出于此原因，在半导体 衬底200上以可拆卸的方式形成环形膜209，从而在需要之时能够容易地将环形膜209从半导体衬底200去除。在环形膜209的周围形成用于支撑环形膜209的环形安装件210。另外，在环形膜 209上形成包括第二沟槽208的半导体衬底200。以此方式，半导体衬底200的背面与环形 膜209相接触。之后，如图27所示，再次翻转晶片以使正面朝上，并去除加固膜206。然后，如图 观所示，去除在钝化层204上形成的涂膜205。其结果，多个半导体芯片彼此分离。如上所 示，根据本发明的上述实施例，在不执行额外的晶片锯切工艺的情况下执行切割工艺。在此情况下，在DRIE区C中，形成有IMD层IMD_1至IMD_n以及钝化层204的特 定区M与半导体衬底200相比相对较薄，使得M区与半导体衬底200相比具有很薄的厚度 (即很小的深度)。尤其是，厚度小的M区被认为是与被刻蚀的状态相同，从而能够容易地 将其隔离。例如，假设半导体衬底200具有约200 μ m至300 μ m的厚度，则M区的厚度仅为约 3ym0因此，约90%的半导体衬底200已由沟槽区208隔离，从而能够容易地将M区隔离， 以在芯片区之间产生差别。相应地，如果利用沟槽区208切割划片线Li，则掩模对准标记区域B与芯片区D彼 此分离。如从上述描述中已清楚的，本发明的上述实施例具有下列特点。第一，根据本发明，在不执行额外的锯切工艺的情况下，能够利用DRIE工艺切割 出存储芯片，从而使制造时间和成本减少。第二，根据本发明，在不执行额外的锯切工艺的情况下，能够利用DRIE工艺切割 出RFID芯片，从而使制造时间和成本减少。第三，根据本发明，减少了用于将芯片分离的划片线的面积。第四，根据本发明，利用对准标记图案(102，203)能够容易地限定划片线，从而减 少了用于划片线的面积。第五，根据本发明，可以同时对多个DRIE区(划片线Li)执行用来作为切割工艺 的DRIE工艺，以使切割工艺所需的制造时间和成本能够显著地减少。应当理解的是本领域的技术人员可以设计任何落入本公开的原理的主旨和范围 内的其它的修改和实施例。尤其是，在属于本公开、附图和所附权利要求的范围之内的元件 和/或布置方法中可以进行各种变型和修改。除了在元件和/或布置方法中的变型和修改 以外，本领域的技术人员也将明了替代的使用。
1权利要求
1.一种晶片，包括多个芯片，所述多个芯片被配置为在所述晶片上沿行方向和列方向来布置； 划片线，所述划片线被配置为形成在所述多个芯片之间，以便将每个芯片分离；和 对准标记线，所述对准标记线被配置为形成在所述晶片的一个侧面中，以便形成对准 标记图案。
2.如权利要求1所述的晶片，其中，所述芯片中的每个包括射频识别芯片、即RFID芯片。
3.如权利要求2所述的晶片，其中，所述RFID芯片包括非易失性铁电存储器。
4.如权利要求1所述的晶片，其中，所述划片线由深反应离子刻蚀工艺即DRIE工艺而 被隔离。
5.如权利要求4所述的晶片，其中，基于所述对准标记而在所述晶片的背面执行所述 DRIE工艺。
6.如权利要求1所述的晶片，其中，所述对准标记线沿两条划片线的交叉方向形成。
7.如权利要求1所述的晶片，其中，所述对准标记线在水平方向和垂直方向的任意位 置处以直线的形式形成。
8.一种形成晶片的方法，所述晶片包括芯片区、用于使所述芯片区隔离的划片线、以及 形成有对准标记图案的对准标记线，所述方法包括以下步骤在半导体衬底的所述对准标记线上形成所述对准标记图案； 在位于所述半导体衬底的上部的所述芯片区上形成电路区； 在所述电路区上形成钝化层；通过在所述半导体衬底的背面执行背面研磨工艺而使所述对准标记图案暴露； 利用光致抗蚀剂图案作为刻蚀掩模而在形成于所述划片线中的半导体衬底上形成第 一沟槽；以及在包括所述第一沟槽的所述半导体衬底上执行晶片安装工艺。
9.如权利要求8所述的方法，其中，所述芯片区包括多个射频识别芯片、即RFID芯片。
10.如权利要求8所述的方法，其中，所述形成所述对准标记图案的步骤包括以下步骤在所述半导体衬底上形成第二沟槽；以及 在所述第二沟槽中掩埋填充材料。
11.如权利要求10所述的方法，其中，所述填充材料在颜色上与所述半导体衬底不同。
12.如权利要求8所述的方法，其中，所述电路区包括延伸至所述划片线的金属线、以 及金属间电介质层、即IMD层。
13.如权利要求8所述的方法，其中，在所述芯片区、所述划片线和所述对准标记线中 的每个上形成所述钝化层。
14.如权利要求8所述的方法，还包括以下步骤 在所述钝化层上形成覆盖膜；以及在所述覆盖膜上形成加固膜。
15.如权利要求14所述的方法，其中，所述加固膜或包括聚合物层或铝箔带。
16.如权利要求8所述的方法，其中，在所述半导体衬底的所述芯片区和所述对准标记线中的每个上形成所述光致抗蚀剂图案。
17.如权利要求8所述的方法，其中，利用深反应离子刻蚀工艺、即DRIE工艺在所述半 导体衬底的背面形成所述第一沟槽。
18.如权利要求8所述的方法，其中，刻蚀所述第一沟槽直到在所述半导体衬底的被面 使所述钝化层暴露为止。
19.如权利要求8所述的方法，其中，所述安装晶片工艺包括以下步骤形成环形膜，包括所述第一沟槽的所述半导体衬底被安装在所述环形膜上；以及 围绕所述环形膜而形成环形安装件。
20.如权利要求8所述的方法，还包括以下步骤在执行所述安装工艺之后，去除在所述钝化层上形成的覆盖膜，并去除所述加固膜。
21.—种形成晶片的方法，所述晶片包括芯片区、用于使所述芯片区隔离的划片线、以 及形成有对准标记图案的对准标记线，所述方法包括以下步骤在位于半导体衬底的上部的所述芯片区上形成电路区； 在半导体衬底的所述对准标记线上形成所述对准标记图案； 在所述电路区上形成钝化层；通过在所述半导体衬底的背面执行背面研磨工艺而使所述对准标记图案暴露； 使用光致抗蚀剂图案作为刻蚀掩模而在形成于所述划片线中的半导体衬底上形成第 一沟槽；以及在包括所述第一沟槽的所述半导体衬底上执行晶片安装工艺。
22.如权利要求21所述的方法，其中，所述形成所述对准标记的步骤包括以下步骤 通过刻蚀在所述对准标记线上形成的金属间电介质层、即IMD层而在所述半导体衬底的上部形成第二沟槽。通过刻蚀在所述对准标记线处的所述半导体衬底而形成与所述第二沟槽耦接的第三 沟槽；以及在所述第二沟槽和所述第三沟槽的每个中掩埋填充材料。
23.如权利要求22所述的方法，其中，所述填充材料在颜色上与所述半导体衬底不同。
24.如权利要求21所述的方法，其中，所述芯片区包括多个射频识别芯片、即RFID芯片。
25.如权利要求21所述的方法，其中，在所述芯片区、所述划片线和所述对准标记线中 的每个上形成所述钝化层。
26.如权利要求21所述的方法，还包括以下步骤 在所述钝化层上形成覆盖膜；以及在所述覆盖膜上形成加固膜。
27.如权利要求21所述的方法，其中，在所述半导体衬底的所述芯片区和所述对准标 记线中的每个上形成所述光致抗蚀剂图案。
28.如权利要求21所述的方法，其中，利用深反应离子刻蚀工艺、即DRIE工艺在所述半 导体衬底的背面形成所述第一沟槽。
29.如权利要求21所述的方法，其中，所述安装工艺包括以下步骤形成环形膜，包括所述第一沟槽的所述半导体衬底被安装在所述环形膜上；以及围绕所述环形膜而形成环形安装件。
30.如权利要求21所述的方法，还包括以下步骤在执行所述安装工艺之后，去除在所述钝化层上形成的覆盖膜，并去除所述加固膜。
全文摘要
本发明公开了一种晶片和及其形成方法。形成晶片的方法能够通过在包括多个芯片的晶片上执行深反应离子刻蚀(DRIE)工艺而将各个芯片彼此分离。所述晶片包括多个芯片，被配置为在晶片上沿行方向和列方向来布置；划片线，被配置为形成在多个芯片之间，以便使每个芯片分离；和对准标记线，被配置为形成在晶片的一个侧面中，以便形成对准标记图案。
文档编号H01L21/78GK102082145SQ20101027050
公开日2011年6月1日 申请日期2010年9月2日 优先权日2009年11月27日
发明者姜熙福, 金永郁 申请人:海力士半导体有限公司