半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
本发明是有关于半导体装置，且特别是有关于金属栅极晶体管、集成电路、系统及其制造方法。
背景技术：
半导体集成电路(integrated circuit, IC)产业近年来快速地成长，IC材料及IC 设计方面技术的进展，产生了许多不同世代的集成电路。随着集成电路的演进，新一代的集成电路中具有更小、更复杂的电路。在集成电路演进的过程中，同时亦增加了处理及制造集成电路的复杂度。为了实现更新一代的集成电路，处理及制造集成电路方法也必须随之进化。在集成电路的演进过程中，功能密度(亦即单位芯片面积中互相连接的装置的数目)逐渐增加，但是几何尺寸(亦即制程中可制造出最小的组件或线路)却逐渐缩小。随着尺寸的缩小，制程的效率可以随之提升，并且降低相关的成本。此外，较小尺寸的集成电路也意味着相对较高的发热量，需要使用相对低功耗的装置，例如使用互补金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)，来解决高发热量的问题。在集积度增加的趋势中，多种不同的材料是被应用在CMOS装置中，用以作为栅极以及栅极绝缘层。典型的CMOS装置中包含栅极氧化物及多晶硅栅极。为了进一步提升装置的效率以及符合特征尺寸逐渐缩小的要求，目前存在一种使用高介电常数栅极及金属栅极取代栅极氧化物及多晶硅栅极的需求。

发明内容
因此，本发明的一目的是在提供一种半导体装置，其中PMOS结构及NMOS结构的一结合后功函数是由ρ型功函数层及η型功函数金属层加总形成。本发明的一方面提出一种半导体装置，包含一NMOS(N型金属氧化物半导体)结构以及一 PMOS (P型金属氧化物半导体)结构。NMOS结构包含一第一栅极绝缘层、一第一金属栅极及一第一导体，第一栅极绝缘层设置于一基板上，第一金属栅极设置于第一栅极绝缘层上，第一导体设置于第一金属栅极上。PMOS结构包含一第二栅极绝缘层、一第二金属栅极及一第二导体，第二栅极绝缘层设置于基板上，第二金属栅极设置于第二栅极绝缘层上，第二导体设置于第二金属栅极上。第一金属栅极与第三金属栅极相同，第二金属栅极与第四金属栅极相同。依据本发明一实施例，第一金属栅极包含一第一 ρ型功函数层及一第一 η型功函数层。第二金属栅极包含一第二P型功函数层及一第二η型功函数层。第一ρ型功函数层与第二 P型功函数层相同，第一 η型功函数层与第二 η型功函数层相同。依据本发明一实施例，第一金属栅极包含一第一 ρ型功函数层及一第一 η型功函数层。第二金属栅极包含一第二P型功函数层及一第二η型功函数层。第一P型功函数层与第二 P型功函数层各自具有一大于或等于4. SeV的功函数。第一 η型功函数层与第二 η型功函数层各自具有一小于或等于4. ^V的功函数。依据本发明一实施例，功函数为一 ρ型功函数及一 η型功函数的一结合后功函数， 且此功函数约为4. 6eV。本发明的另一方面提出一种半导体装置，包含一NMOS结构以及一PMOS结构。NMOS 包含一第一栅极绝缘层、一第一金属栅极、一第二金属栅极及一第一导体。第一栅极绝缘层设置于一基板上，第一金属栅极设置于第一栅极绝缘层上，第二金属栅极设置于第一金属栅极上，第一导体设置于第二金属栅极上。PMOS包含一第二栅极绝缘层、一第三金属栅极、 一第四金属栅极及一第二导体。第二栅极绝缘层设置于基板上，第三金属栅极设置于第二栅极绝缘层上，第四金属栅极设置于第三金属栅极上，第二导体设置于第四金属栅极上。第一金属栅极与第三金属栅极相同，第二金属栅极与第四金属栅极相同。依据本发明一实施例，第一金属栅极及第三金属栅极分别为一 P型功函数层，第二金属栅极及第四金属栅极分别为一 η型功函数层。依据本发明一实施例，NMOS结构具有一范围为约4. 4eV至约4. 8eV的结合后功函数，PMOS结构具有一范围为约4. 4eV至约4. 8eV的结合后功函数。本发明的又一方面提出一种半导体装置，包含一静态随机存取内存以及一 CMOS。 静态随机存取内存包含一第一 PMOS及一第一 NMOS，CMOS包含一第二 PMOS及一第NMOS。第一 PMOS的功函数与第一 NMOS的功函数相同，第二 PMOS的功函数与第NMOS的功函数不同。依据本发明一实施例，第一 PMOS及第一 NMOS包含一 ρ型功函数层及一 η型功函数层。依据本发明一实施例，第二 NMOS不包含一 ρ型功函数层。


为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附附图的说明如下
图1绘示依照本发明一实施例的一种包含PMOS及NMOS的集成电路的剖面图2Α至2Η分别绘示依照本发明一实施例的一种集成电路的栅极后制制造方法的各步骤剖面图。
主要组件符号说明
100 逻辑装置200a=NMOS
IOOa 匪OS200b =PMOS
100b =PMOS201 基板
101 基板208 介电材料
102 :P井区208a 上表面
103 :N井区209a 间隔物
104 隔离结构209b 间隔物
105a 锗化硅结构210 静态随机存取内存
105b 锗化硅结构210a=NMOS
106a :n型源极/漏极区210b =PMOS
106b :n型源极/漏极区211a:栅极介电层
107a=P型源极/漏极区211b 栅极介电层
107b=P型源极/漏极区212a:栅极介电层
108 介电层212b 栅极介电层
109a间隔物213a 拟栅极
109b间隔物213b 拟栅极
110 静态随机存取内存214a 拟栅极
IlOa 匪OS214b 拟栅极
110b=PMOS215a 开口
Illa栅极介电层215b 开口
Illb栅极介电层216a 开口
112a栅极介电层216b 开口
112b栅极介电层220 φ型功函数材料
120a第二功函数金属层220a :p型功函·改金属层
120b第四功函数金属层221a 介电材料
130a第一功函数金属层221b 光阻
130b第三功函数金属层230 :n型功函数材料
140a 140d 导体结构240 导电材料
Gl G4 金属栅极240a MOd 导电块
200 逻辑装置250 移除制程
具体实施例方式形成金属栅极的技术可分为栅极优先(gate-first)制程以与栅极后制 (gate-last)制程。在栅极优先制程中，晶体管的栅极是在形成源极/漏极区域之前形成，在栅极后制制程中，是在基板中形成源极/漏极区域，以及在层间介电层(interlayer dielectric, ILD)中形成一拟栅极(dummy gate)。拟栅极被移除后是在层间介电层中形成一开口，接着将金属栅极充填于此开口中。前述栅极优先与栅极后制制程可应用于形成逻辑装置及/或静态随机存取内存装置中的金属栅极互补金属氧化物半导体 (complementary metal-oxide-semiconductor, CMOS)晶体管。逻辑装置中的一金属栅极CMOS晶体管包含一金属栅极PMOS晶体管及一金属栅极NMOS晶体管。金属栅极PMOS晶体管包含一 η型功函数材料，其是设置于ρ型功函数材料上。另外，通过移除先前形成的P型功函数材料，形成包含单一 η型功函数材料的金属栅极NMOS晶体管。具有与金属栅极PMOS及NMOS晶体管相同设计的一静态随机存取内存，由于应用了不同功函数的材料，因此包含有不同功函数的金属栅极PMOS及NMOS晶体管。在 CMOS晶体管上还可形成一导电材料，用以进行电性传输。如上所述，在栅极后制制程中，是将拟栅极移除以形成容置金属栅极的开口。ρ型功函数材料形成于对应金属栅极PMOS及NMOS晶体管处的开口中。接着在沉积一 η型功函数材料之前，通过图案化及蚀刻制程移除对应于金属栅极NMOS晶体管处的ρ型功函数材料。相较于一般逻辑装置，静态随机存取内存具有较为严格的制程限制。因此自NMOS晶体管中移除P型功函数材料的步骤，增加了制程的复杂度及不确定性。如果制程尺寸进一步缩小(例如小于或等于约22纳米)，会更加难以掌握对该移除步骤的制程控制。另外，在金属栅极PMOS及NMOS晶体管中具有不同功函数材料的静态随机存取内存，具有高布植剂量的需求，以形成井区及/或环形布植区。较高的布植剂量可以诱发重穿隧效应、可以增加装置中杂质的非均勻分布，并且提升装置临界电压的振荡。以下内容揭露多种实施例或范例，用以涵盖本发明的特征。各组件的范例及配置方式描述如后，且在不同范例中采用相同的组件标号，以简化揭露内容。这些实施例或范例仅用以作为示例说明，并非用以限制本发明的范围。此外，以下内容揭露的一特征位于、连接于及耦接于另一特征上的描述，是包含该特征直接及间接接触于另一特征的实施例。再者，在空间上具有相对位置的描述(例如较低、较高、垂直、水平、上方、下方、高、低、顶部及底部)，以及其衍生的描述方式(例如垂直地、水平地及向上地)，是用以简化对于两特征之间相对位置的描述，其同时亦包含不同方向的实施例。图1绘示依照本发明一实施例的一种包含一逻辑装置100及一静态随机存取内存 110的集成电路的剖面图。逻辑装置100包含一 N型晶体管(NMOS) IOOa及一 P型晶体管 (PMOS) 100b，并且位于一基板101上。静态随机存取内存(static random access memory, SRAM) 110包含一 N型晶体管(NMOS) IlOa及一 P型晶体管(PMOS) IlOb,并且位于基板101上。基板101可包含一元素半导体，包含硅或锗的结晶、多晶体或非晶形结构；一化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及锑化铟；合金半导体，包含 SiGe,GaAsP,AlInAs,AlGaAs,GaInAs,GaInP及GahAsP ；其它可应用的材料；或前述材料的任意组合。在一实施例中，合金半导体基板具有一 SiGe梯度变化特征，其中Si与Ge的组成比例由一位置的一组成比例，变化至另一位置的另一组成比例。在另一实施例中，SiGe基板是被施予应力。此外，半导体基板可为一绝缘材料上的半导体，例如绝缘层上覆硅(silicon on insulator, SOI)或一薄膜晶体管。在其它实施例中，化合物半导体可具有一多层结构， 或者基板可包含多层式化合物半导体结构。如图1所示，逻辑装置100及静态随机存取内存110各自包含形成于基板101中的一 P井区102及一 N井区103。P井区102及N井区103可用以提供NMOS 100a、IlOa及 PMOS IOObUlOb的通道区。逻辑装置100及静态随机存取内存110中的P井区102及N井区103，可具有小于约5. 7X1013atoms/cm2的掺杂浓度。逻辑装置100及静态随机存取内存110各自包含一隔离结构104，设置于NMOS IOOaUlOa 与 PMOS IOObUlOb 之间。隔离结构 104 可使 NMOS 100a、IlOa 与 PMOS 100b、 IlOb之间相互绝缘。在其它实施例中，隔离结构104可以是浅沟槽隔离(STI)结构、局部氧化硅(L0C0S)结构，或其它隔离结构。在一实施例中，PMOS 100b及IlOb各自包含锗化硅(SiGe)结构105a及105b，设置于邻近P型源极/漏极区107a及107b。P型源极/漏极区107a及107b可设置于邻近 PMOS 100b及IlOb的通道区的位置。匪OS 100a及IlOa各自包含η型源极/漏极区106a 及106b，设置于邻近NMOS 100a及IlOa的通道区的位置。在一实施例中，η型源极/漏极区106a及106b可包含掺杂物，例如砷(As)、磷⑵、 其它第五族元素或其任意组合。P型源极/漏极区107a及107b可包含掺杂物，例如硼(B) 或其它第三族元素。在另一实施例中，P型源极/漏极区可包含硅化物，用以降低阻抗。硅化物可包含硅化镍(NiSi)、硅化镍/钼(NiPtSi)、硅化镍/钼/锗(NiPtGeSi)、硅化镍/锗 (NiGeSi)、硅化镱(YbSi)、硅化钼(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其它适用的材料或者前述材料的任意组合。用来形成硅化物的材料可利用物理气相沉积(如溅镀及蒸镀)、电镀、化学气相沉积(如等离子辅助化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、高密度等离子化学气相沉积(HDPCVD)及原子层化学气相沉积(ALCVD))、其它适用的沉积技术及/或前述沉积技术的任意组合。完成前述沉积步骤之后，接着执行硅化物化(salicidation)的步骤。让前述沉积材料与掺杂区域在高温中进行反应；温度的选择是根据材料的种类决定。此步骤亦可称之为退火，其可包含一快速热处理(RTP)步骤，利用单一阶段快速热处理或者多阶段快速热处理形成硅化物材料层。请继续参照图1，至少一介电层108设置于基板101上。介电层108可包含氧化物、氮化物、氮氧化物、低介电常数(low-k)的介电材料、超低介电常数(ultra low-k)的介电材料、极低介电常数(extreme lowk)的介电材料、其它适用的介电材料及/或前述材料的任意组合。介电层108可利用化学气相沉积、高密度等离子化学气相沉积、高纵深比填沟制程(HARP)、旋转涂布、其它沉积制程及/或前述沉积技术的任意组合而形成。在一实施例中，介电层108可为一层间介电层。在另一实施例中，亦可形成额外的介电层(未显示于图中)于介电层108下方或上方。在一实施例中，间隔物109a及109b分别设置于邻近匪OS IOOa及IlOa及PMOS IOOb及IlOb的栅极结构处。间隔物109a及109b可分别包含氧化物、氮化物、但氧化物及 /或其它适用的介电材料。如前所述，逻辑装置100包含NMOS IOOa及PMOS 100b, NMOS IOOa位于P井区102 上方，PMOS IOOb位于N井区103上方。NMOS IOOa包含一栅极介电层111a，设置于P井区 102上。一金属栅极Gl设置于栅极介电层Illa上，并且包含一第一功函数金属层130a， 用以调整金属栅极Gl的功函数值。第一功函数金属层130a例如为一 η型功函数金属层。 PMOS IOOb包含一栅极介电层111b，设置于η井区103上。一金属栅极G2设置于栅极介电层Illb上，并且包含一第二功函数金属层120a，设置于第一功函数金属层130a下方。第二功函数金属层120a例如为一 ρ型功函数金属层。第一功函数金属层130a及第二功函数金属层120a是加总形成一结合后功函数，可用以调整金属栅极G2的功函数值。如前所述，静态随机存取内存110包含NMOSl IOa及PMOSl 10b，NMOSl IOa位于P井区102上方，PMOS IlOb位于N井区103上方。匪OS IlOa包含一栅极介电层112a，设置于 P井区102上。一金属栅极G3设置于栅极介电层11 上，并且包含一第三功函数金属层 130b，此第三功函数金属层130b位于一第四功函数金属层120b上。PMOS IlOb包含一栅极介电层112b，设置于N井区103上。一金属栅极G4设置于栅极介电层112b上，并且包含第三功函数金属层130b，此第三功函数金属层130b位于第四功函数金属层120b上。第三功函数金属层130b及第四功函数金属层120b是加总形成一结合后功函数，可用以调整金属栅极G3及金属栅极G4的功函数值。在一实施例中，第三功函数金属层130b为一 η型功函数金属层，第四功函数金属层120b为一 ρ型功函数金属层。在另一实施例中，第三功函数金属层130b为一 ρ型功函数金属层，第四功函数金属层120b为一 η型功函数金属层。
在一实施例中，第一功函数金属层130a的材料与第三功函数金属层130b的材质相同。在另一实施例中，第二功函数金属层120a的材料与第四功函数金属层120b的材质相同。在又一实施例中，第一功函数金属层130a的材料与第三功函数金属层130b的材质相同，且第二功函数金属层120a的材料与第四功函数金属层120b的材质相同。导体结构140￡1、14013、140(3及140(1分别设置于金属栅极61、62、63及64上，用以提供一电性传输的机制。导体结构140a、140b、140c及140d可为线状、块状、塞状及/或其它形状的结构。导体结构140a、140b、140c及140d可包含金属(如Al)或硅化物(如硅化镍(NiSi)、硅化镍/钼(NiPtSi)、硅化镍/钼/锗(NiPtGeSi)、硅化镍/锗(NiGeSi)、硅化镱(YbSi)、硅化钼(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、硅化钛(TiSi))、 其它适用的材料及/或前述材料的任意组合。请继续参照图1，每一栅极介电层llla、lllb、lUa及11 可为一单层或者一多层结构。在一实施例中，每一栅极介电层llla、lllb、iua及112b可包含一接口层，一氧化硅层及一高介电常数层覆盖于界面层上。在一实施例中，高介电常数层可包含二氧化铪 (HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、其它适用的高介电常数材料，及/或前述材料的任意组合。高介电常数材料还可为金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化细、氮化硅、氮氧化硅、氧化锆、 氧化钛、氧化铝、氧化铪、二氧化铪/三氧化二铝合金(HfO2-Al2O3aIloy)、其它适用的材料， 及/或前述材料的组合。高介电常数材料可以使用任何适用的制程形成，例如原子层沉积 (ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、遥控等离子化学气相沉积(RPCVD)、等离子辅助化学气相沉积(PECVD)、金属有机化合物化学气相沉积(MOCVD)、溅镀、电镀、其它适用的制程，及/或前述制程的任意组合。第一及第三功函数金属层130a及130b可包含金属、金属碳化物、金属氮化物或其适用的材料。在一实施例中，第一及第三功函数金属层130a及130b可包含铪、锆、钛、钽、 铝、金属碳化物、其它适用的材料及/或前述材料的任意组合。在另一实施例中，第一及第三功函数金属层130a及130b可包含铝钛金属间化合物(TiAl)。第一及第三功函数金属层130a及130b可提供小于或等于约4. ^V的一功函数值。在一实施例中，第一及第三功函数金属层130a及130b可具有约30埃的一底层厚度。第二及第四功函数金属层120a及120b可包含金属、金属碳化物、金属氮化物或其它可提供晶体管一需求功函数的材料。在一实施例中，第二及第四功函数金属层120a及 120b可包含一导电金属(例如钌、钯、钼、钴及镍)、导电金属氧化物(例如氧化钌)、其它适用的材料或前述材料的任意组合。在另一实施例中，第二及第四功函数金属层120a及120b 可包含氮化钛(TiN)。第二及第四功函数金属层120a及120b可提供大于或等于约4. SeV 的一功函数值。在一实施例中，第二及第四功函数金属层120a及120b可具有小于或等于约100埃的一底层厚度。在另一应用25纳米制程技术的实施例中，第二及第四功函数金属层120a及120b可具有约30埃的一底层厚度。第一功函数金属层130a及第二功函数金属层120a是加总形成金属栅极G2的功函数值。第三及第四功函数金属层130b及120b是加总形成金属栅极G3及G4的功函数值。 加总形成的金属栅极G2、G3及G4的功函数值范围为约4. 4eV至约4. SeV0
值得注意地是，上述辅以图1进行说明的结构，仅为用以作为范例说明。在另一实施例中，在介电层108上还可形成一互连结构(未显示于图中)，以进行电性连接的动作。互连结构可包含多种介电材料层、导通结构、金属线、单镶嵌结构、双镶嵌结构、钝化材料层、 其它需求半导体结构及/或前述结构的任意组合。图2A至2H分别绘示依照本发明一实施例的一种栅极后制的CMOS晶体管的制造方法各步骤的剖面图。在图2A至2H中与图1相同的组件是使用相同的组件标号数字加上 100。如图2A所示，一逻辑装置200包含一 NMOS 200a及一 PMOS 200b，并且位于一基板201上；一静态随机存取内存210包含一 NMOS 210a及一 PM0S210b，并且位于一基板201 上。NMOS 200a,PMOS 200b,NMOS 210a 及 PM0S210b 分别具有一拟栅极 213a、213b、214a 及 214b。这些拟栅极213a、213b、2Ha及214b分别形成于栅极介电层211a、211b、2Ua及212b 上。拟栅极213a、213b、2Ha及214b的材料可例如是硅、多晶硅、非晶硅以及其它相对于介电材料208、间隔物209a及间隔物209b具有一需求蚀刻率的材料。拟栅极213a、213b、 214a及214b可由沉积、微影图案化、蚀刻及/或其任意组合的步骤形成。沉积制程可包含化学气相沉积、原子层沉积、其它适用的沉积方法及/或前述制程的任意组合。微影图案化的制程可包含光阻涂布(如旋转涂布)、软烤、掩膜对准(mask aligning)、曝光、曝光后烘烤、显影、清洗、干燥(如硬烤)、其它适用的步骤及/或前述步骤的任意组合。微影曝光制程可由其它适用的方法所取代，例如无掩膜微影(maskless photolithography)、电子束曝光、离子束曝光及分子拓印。蚀刻制程可包含干式蚀刻、湿式蚀刻及/或其它蚀刻方法(如反应离子蚀刻)。此外，蚀刻制程可为纯化学性蚀刻(等离子蚀刻)、纯物理性蚀刻(离子研磨)及/或两者的任意组合。如图2B所示，移除拟栅极213a、213b、2Ha及214b (绘示于图2A中)，以分别形成开口 215a、215b、216a及216b。拟栅极213a、213b、2Ha及214b可例如应用湿式蚀刻制程、干式蚀刻制程、其它移除制程及/或前述制程的任意组合来移除。在一实施例中，栅极介电层211a、211b、2Ua及212b可包含至少一覆盖层(cap layer)(未显示于图中)，覆盖层设置于高介电常数材料上。覆盖层实质上可用来保护高介电常数材料，使其在移除拟栅极213a、213b、2Ha及214b的过程中不会受到伤害。在一实施例中，覆盖层可包含氮化钛 (TiN)、氮化钽(TaN)、其它可承受移除制程的材料及/或前述材料的任意组合。如图2C所示，一保护层(未显示于图中)及一 ρ型功函数材料220是形成于图2B 所绘示的结构上。保护层(例如氮化钽)可在稍后的定义P型功函数金属层220a的过程中保护下方的结构。P型功函数材料220(例如氮化钛、氮化钽或钴)有助于让PMOS 200b、 NMOS 210a及PMOS 210b的栅极电极达到需求的功函数值。保护层及ρ型功函数材料220 可以经由任何适合的制程形成，例如原子层沉积、化学气相沉积、物理气相沉积、遥控等离子化学气相沉积、等离子辅助化学气相沉积、金属有机化合物化学气相沉积、溅镀、电镀、其它适用的制程及/或前述制程的任意组合。如图2D所示，一介电材料221a例如以旋转涂布(spin-in-glass)的方式形成， 并且覆盖对应于PMOS 200b、NMOS 210a及PMOS 210b的区域，并且填入开口 215b、216a及 216b (如图2C所绘示)。一光阻221b可定义于介电材料221a上方。介电材料221a及/ 或光阻221b是用以进行PMOS 200b、匪OS 210a及PMOS 210b的ρ型功函数材料220的图案化。介电材料221a及/或光阻221b可以经由旋转涂布、微影以及蚀刻等步骤进行图案的定义。如图2E所示，移除ρ型功函数材料220未被介电材料221a及光阻221b (如图2D 所绘示)遮盖的部分，借以定义出P型功函数金属层220a。定义出P型功函数金属层220a 之后，可利用一湿式蚀刻制程、一干式蚀刻制程及/或两者的任意组合移除介电材料221a 及光阻221b，借之暴露出ρ型功函数金属层220a。如图2F所示，于图2E所绘示的结构上形成一 η型功函数材料230。此η型功函数材料230可例如是钛、钽、铝、钛合金、钽合金或铝合金，可提供NMOS 200a的栅极电极一需求的功函数值，并且有助于使PMOS 200b、NM0S210a及PMOS 210b的栅极电极达到需求的功函数值。η型功函数材料230可以经由任何适合的制程形成，例如原子层沉积、化学气相沉积、物理气相沉积、遥控等离子化学气相沉积、等离子辅助化学气相沉积、金属有机化合物化学气相沉积、溅镀、电镀、其它适用的制程及/或前述制程的任意组合。如图2G 所示，在 NMOS 200a,PMOS 200b,NMOS 210a 及 PMOS 210b 上形成一导电材料M0，且导电材料是填入开口 21fe、215b、216a及216b (如图2F所绘示)内。导电材料 240可例如为金属(例如铝)或硅化物。举例来说，硅化物可为硅化镍、硅化镍/钼、硅化镍 /钼/锗、硅化镍/锗、硅化镱、硅化钼、硅化铱、硅化铒、硅化钴、硅化钛、其它适用的材料及 /或前述材料的任意组合。导电材料240可经由物理气相沉积或化学气相沉积(如高密度等离子化学气相沉积或原子层化学气相沉积等沉积制程)形成。 在图2H中，利用一移除制程250移除一部分的导电材料240，使得导电块 (conducting bulks) 240a、M0b、240c及MOd的上表面(未标示)可实质上与介电材料208 的一上表面208a齐平。导电块M0a、240b、M0c及MOd可用以作为电性传递的媒介。另外，移除制程250可包含一化学机械研磨(CMP)制程、一干式蚀刻制程、一湿式蚀刻制程及 /或前述制程的任意组合。值得注意地是，以上辅以图2A至2H的方法仅用以作为示例说明。任何熟悉此技艺者，可更动制造方法的流程，以取得需求的金属栅极晶体管。举例来说，若单独使用光阻 221b来定义ρ型功函数金属层220a的图案，前述形成并定义介电材料221a的步骤即可被省略。在另一实施例中，PMOS 200b亦可未包含η型功函数金属层230。另外，在又一实施例中，亦可使用额外的微影制程、蚀刻制程及/或清洁制程，使得NMOS 200a中仅留下η 型功函数金属层230。前述实施例是揭露本发明的各项特征，使得相关技术领域中具有通常知识者可以理解本发明。任何熟悉此技艺者在不脱离本发明的精神和范围内，当可作各种的更动与润饰。熟悉此技艺者以本发明揭露的内容为基础，经由设计或修饰其它制程及结构，以实现与前述实施例相同的目的并且达到相同的优点者，均属于本发明的范围。
权利要求
1.一种半导体装置，其特征在于，包含 一N型金属氧化物半导体结构，包含 一第一栅极绝缘层设置于一基板上；一第一金属栅极设置于该第一栅极绝缘层上；及一第一导体设置于该第一金属栅极上；以及一P型金属氧化物半导体结构，包含 一第二栅极绝缘层设置于该基板上； 一第二金属栅极设置于该第二栅极绝缘层上；及一第二导体设置于该第二金属栅极上；其中，该第一金属栅极及该第二金属栅极各自具有一范围为约4. 4eV至约4. SeV的功函数。
2.根据权利要求1所述的半导体装置，其特征在于，该第一金属栅极包含一第一P型功函数层及一第一 η型功函数层，该第二金属栅极包含一第二 ρ型功函数层及一第二 η型功函数层，该第一 P型功函数层与该第二 P型功函数层相同，该第一 η型功函数层与该第二 η 型功函数层相同。
3.根据权利要求1所述的半导体装置，其特征在于，该第一金属栅极包含一第一P型功函数层及一第一 η型功函数层，该第二金属栅极包含一第二 ρ型功函数层及一第二 η型功函数层，该第一 P型功函数层与该第二 P型功函数层各自具有一大于或等于4. SeV的功函数，该第一 η型功函数层与该第二 η型功函数层各自具有一小于或等于4. 4eV的功函数。
4.根据权利要求1所述的半导体装置，其特征在于，该功函数为一P型功函数及一 η型功函数的一结合后功函数，且该功函数约为4. 6eV。
5.一种半导体装置，其特征在于，包含 一 NMOS结构，包含一第一栅极绝缘层设置于一基板上； 一第一金属栅极设置于该第一栅极绝缘层上； 一第二金属栅极设置于该第一金属栅极上；及一第一导体设置于该第二金属栅极上；以及一 PMOS结构，包含 一第二栅极绝缘层设置于该基板上； 一第三金属栅极设置于该第二栅极绝缘层上； 一第四金属栅极设置于该第三金属栅极上；及一第二导体设置于该第四金属栅极上；其中，该第一金属栅极与该第三金属栅极相同，该第二金属栅极与该第四金属栅极相同。
6.根据权利要求5所述的半导体装置，其特征在于，该第一金属栅极及该第三金属栅极分别为一 P型功函数层，该第二金属栅极及该第四金属栅极分别为一 η型功函数层。
7.根据权利要求5所述的半导体装置，其特征在于，该NMOS结构具有一范围为约 4. 4eV至约4. 8eV的结合后功函数，该PMOS结构具有一范围为约4. 4eV至约4. 8eV的结合后功函数。
8.一种半导体装置，其特征在于，包含一静态随机存取内存，包含一第一 PMOS及一第一 NMOS ；以及一互补金属氧化物半导体，包含一第二 PMOS及一第二 NMOS ；其中，该第一 PMOS的功函数与该第一 NMOS的功函数相同，该第二 PMOS的功函数与该第二 NMOS的功函数不同。
9.根据权利要求8所述的半导体装置，其特征在于，该第一PMOS及该第一 NMOS包含一 P型功函数层及一 η型功函数层。
10.根据权利要求8所述的半导体装置，其特征在于，该第二NMOS不包含一 ρ型功函数层。
全文摘要
半导体装置。本发明揭露一种静态随机存取内存，在一基板上具有一PMOS结构及一NMOS结构。每一MOS结构包含一p型功函数金属层及一n型功函数金属层。p型功函数金属层及n型功函数金属层是加总形成PMOS结构及NMOS结构的一结合后功函数。
文档编号H01L27/092GK102163609SQ20101027696
公开日2011年8月24日 申请日期2010年9月7日 优先权日2010年2月17日
发明者洪圣强, 王屏薇, 黄怀莹 申请人:台湾积体电路制造股份有限公司