双极型半导体器件和制造方法

专利名称：双极型半导体器件和制造方法
技术领域：
本说明书涉及双极型半导体器件，在一个或多个实施例中涉及IGBT及其制造方法。
背景技术：
诸如金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极型晶体管(IGBT)之 类的场效应控制的开关器件已用于各种应用，包括用作电源及功率转换器、电动车、空调以 及甚至立体声系统中的开关。尤其就能够开关大电流和/或以较高电压操作的功率器件而 言，往往期望在传导导通状态下的低电阻。这意味着例如对于要开关的给定电流，接通IGBT 两端的电压降，即集电极-发射极饱和电压VCEsat，期望是低的。另一方面，在IGBT的切断 或换向期间发生的损耗往往也要保持很小以使总体损耗最小化。可以通过导通状态下的高 空穴等离子体浓度来获得低VCEsat，该高空穴等离子体浓度进而易于增加开关损耗。在关 断性能和VCEsat之间的权衡因此就已知的IGBT而言往往不令人满意。出于这些及其他原因，存在对本发明的需要。

发明内容
本发明一方面涉及一种双极型半导体器件，包括半导体衬底，包括第一表面、相 对表面、被布置在第一表面和相对表面之间的第一和第二 pn结；第一金属化部，被布置在 第一表面上；第二金属化部，被布置在相对表面上；以及紧挨着第一 pn结布置的绝缘栅电 极；半导体衬底还包括空穴电流再分布结构，该空穴电流再分布结构完全嵌入在半导体衬 底中并且布置在第一金属化部和第一 pn结之间。本发明另一方面涉及一种η沟道IGBT，包括ρ掺杂的主体区，包括第一空穴迁移 率；以及子区，完全嵌在主体区内且包括比第一空穴迁移率低的第二空穴迁移率。本发明又一方面涉及一种平面IGBT，在垂直截面中包括发射极电极；集电极电 极，被布置在发射极电极之下；两个P型主体区；绝缘栅电极，被布置在两个主体区之上；两 个P型主体接触区，每个主体接触区电连接相应主体区与发射极电极，η型漂移区，与主体 区形成相应的Pn结；ρ型集电极区，被布置在集电极电极之上；以及两个嵌入式结构，被布 置在集电极区之上并且从由多孔半导体区、空腔、绝缘区和包括附加空穴散射中心的半导 体区组成的群中进行选择；且其中每个嵌入式结构被布置在相应的主体接触区之下以致两 个嵌入式结构的每个在水平投影中与相应的主体接触区重叠。本发明又一方面涉及一种沟槽IGBT，在垂直截面中包括发射极电极；ρ型主体 区；η型漂移区，与主体区形成pn结；绝缘栅电极，被布置在延伸经过ρ型主体区到漂移区 中的垂直沟槽中；P型主体接触区，电连接主体区与发射极电极；P型集电极区，被布置在漂 移区之下；以及嵌入式结构，被布置在集电极区之上并且从由多孔半导体区、空腔和包括附 加空穴散射中心的半导体区组成的群中进行选择，嵌入式结构被布置在主体接触区之下以 致嵌入式结构和主体接触区在水平投影中重叠。
本发明又一方面涉及一种用于形成双极型半导体器件的方法，包括提供半导体 衬底，该半导体衬底包括主水平表面、η型第一半导体区、ρ型第二半导体区和ρη结；形成 包括第三掺杂浓度的P型第三半导体区，以致第一半导体区和第三半导体区形成在ρη结之 上的另外的ρη结；在ρη结之上形成嵌入式结构，该嵌入式结构包括比邻近半导体区的空穴 迁移率低的空穴迁移率；以及形成与P型第三半导体区电接触的包括比第三掺杂浓度高的 第四掺杂浓度的P型第四半导体区，以致第四半导体区和嵌入式结构被布置在相互正交且 与主表面正交的两个垂直截面中。


附图被包括以提供对实施例的进一步理解并且被包含在本说明书中并构成本说 明书的一部分。附图示出了实施例并且连同描述一起用来解释实施例的原理。其他实施例 和实施例的许多预期优点将容易明白，因为通过参考以下详细描述，它们变得更好理解。附 图的元件不必相对于彼此按比例绘制。同样的参考数字指代对应的类似部件。图1示出根据一个实施例的半导体器件的垂直截面。图2以垂直截面示出根据一个实施例的半导体器件。图3示出根据一个实施例的半导体器件的垂直截面。图4以垂直截面示出根据一个实施例的半导体器件。图5示出根据一个实施例的半导体器件的垂直截面。图6示出根据一个实施例的半导体器件的垂直截面。图7示出根据一个实施例的图1所示的半导体器件的另外的垂直截面。图8-12以垂直截面示出根据一个或多个实施例的制造过程。图13-14以垂直截面示出根据一个或多个实施例的制造过程。图15-17以垂直截面示出根据一个或多个实施例的制造过程。
具体实施例方式在以下的详细描述中，参考构成此部分的附图，在附图中通过说明可以实践本发 明的具体实施例来示出。关于这点，方向术语，诸如“顶部”、“底部”、“前”、“后”、“前沿”、“拖 尾”等等，参考被描述的(一个或多个)图的定向被使用。因为实施例的部件可以以许多不 同的定向被定位，所以方向术语用于说明的目的而决不是限制。要理解，在不偏离本发明的 范围的情况下可以利用其他实施例并且可以做出结构或逻辑变化。因此，以下的详细描述 不要以限制的意义来理解，并且本发明的范围由所附的权利要求书限定。现在详细参考各个实施例，在图中示出所述实施例的一个或多个示例。每个示例 通过解释来提供，并且不打算作为本发明的限制。例如，被示出或描述为一个实施例的部件 的特征可以用在其他实施例中或结合其他实施例被使用以产生仍为另外的实施例。本发明 旨在包括这样的修改和变型。使用特定语言来描述这些示例，所述特定语言不应当解释为 限制所附权利要求书的范围。如本说明书中使用的术语“水平”旨在描述与半导体衬底或主体的第一表面平行 的定向。这可以是例如晶片或管芯的表面。如本说明书中使用的术语“垂直”旨在描述垂直于半导体衬底或主体的第一表面(即在其法向方向上)布置的定向。一些图通过紧挨着掺杂类型指示“_”或“ + ”来示出相对掺杂浓度。例如，“ιΓ”意 指比“η”掺杂区的掺杂浓度小的掺杂浓度，而“η+”具有比“η”掺杂区大的掺杂浓度。然而， 指示相对掺杂浓度不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度， 除非另外指出。例如，两个不同的η+区可以具有不同的绝对掺杂浓度。例如对于η—和ρ+ 区，情况也如此。在本说明书中描述的具体示例实施例关于由场效应控制的双极型半导体器件，诸 如IGBT且尤其是功率IGBT，但不限于此。如本说明书中使用的术语“场效应”旨在描述电场调解形成“反型沟道”和/或控 制半导体区中的反型沟道的导电率和/或形状。沟道区的导电类型被典型地改变，即被反 转，以在与沟道区相邻的反转导电类型的两个半导体区之间形成单极电流通路。在本说明书的背景下，术语“M0S”(金属氧化物半导体)应当被理解为包括更一 般的术语“MIS” (金属绝缘体半导体)。例如，术语MOSFET (金属氧化物半导体场效应晶体 管)应当被理解为包括具有不是氧化物的栅绝缘体的FET，即术语MOSFET被用于更一般的 术语，分别意指IGFET (绝缘栅场效应晶体管)和MISFET。在本说明书的背景下，其中可以由场效应形成和/或控制反型沟道的半导体区也 被称为主体区。在本说明书的背景下，术语“场效应结构”旨在描述在半导体衬底或半导体器件 中形成的且具有栅电极的结构，所述栅电极由介电区或介电层至少与主体区绝缘。用于在 栅电极和主体区之间形成介电区或介电层的介电材料的示例包括氧化硅(SiO2)、氮化硅 (Si3N4)、氮氧化硅(SiOxNy)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)和氧化铪(HfO2)， 但不限于此。在栅电极和主体区之间的阈值电压Vth之上，在邻近介电区或介电层的主体区的 沟道区中由于场效应而形成和/或控制反型沟道。阈值电压Vth典型地指的是为在形成晶 体管结构的源极和漏极的、第一导电类型的两个半导体区之间开始单极电流流动所需的最 小栅电压。根据一个实施例，提供η沟道IGBT。IGBT包括具有第一空穴迁移率的ρ掺杂主体 区以及完全嵌入在主体区内的且具有比第一空穴迁移率低的第二空穴迁移率的子区。根据另一个实施例，提供用于形成双极型半导体器件的方法。提供半导体衬底，其 具有主水平表面、η型第一半导体区、P型第二半导体区和ρη结。形成具有第三掺杂浓度的 P型第三半导体区以致第一半导体区和第三半导体区形成在Pn结之上的另外的ρη结。具 有比邻近半导体区的空穴迁移率低的空穴迁移率的嵌入式结构形成在ρη结构之上。具有 比第三掺杂浓度高的第四掺杂浓度的P型第四半导体区形成为与P型第三半导体区电接触 以致第四半导体区和嵌入式结构被布置在彼此正交且与主表面正交的两个垂直截面中。通过以下描述和所附的权利要求书，半导体器件的另外的实施例、修改和改进以 及用于形成该半导体器件的方法将变得更明显。图1以垂直截面示出半导体器件100的一个实施例，该半导体器件100在这个实 施例中典型地是功率半导体器件。半导体衬底20可以是单个体单晶材料。也可能的是，半 导体衬底20包括体单晶材料30以及在其上形成的至少一个外延层40。使用外延层提供在修改材料的背景掺杂方面更大的自由度，原因在于可以在沉积一个或多个外延层期间调节 掺杂浓度。为清楚起见，半导体衬底20在以下示例中被认为由硅制成。然而，半导体衬底20 可以由适合用于制造半导体器件的任何半导体材料制成。这样的材料的示例包括举几个来 说诸如硅(Si)或锗(Ge)的元素半导体材料、诸如碳化硅(SiC)或锗硅(SiGe)的IV族化 合物半导体材料、诸如砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、铟镓磷(InGaP)或铟镓 砷磷(InGaAsP)的二元、三元或四元III-V半导体材料、以及诸如碲化镉(CdTe)和碲镉汞 (HgCdTe)的二元、三元II-VI半导体材料，但不限于此。上面提及的半导体材料也被称为同 质结半导体材料。当组合两个不同的半导体材料时，形成异质结半导体材料。异质结半导 体材料的示例包括但不限于硅-碳化硅(SixC1J和SiGe异质结半导体材料。对于功率半 导体应用，当前主要使用Si、SiC和GaN材料。典型地，通过提供在其上外延沉积一个或多个单晶层40的单个体单晶ρ型主体30 来形成半导体衬底20或半导体主体20。主体30可以形成高掺杂的ρ型集电极区1。一个 或多个外延层40在所示的垂直截面中容纳η型漂移区2和两个隔开的ρ型主体区3。漂移 区2与每个主体区3形成相应的第一 ρη结11并且与集电极区1形成第二 ρη结12。在以 下的实施例中，第二 Pn结12和第一 ρη结11也被分别称为ρη结和另外的ρη结。如本说 明书中使用的术语“结”旨在描述相同导电类型但具有显著不同的掺杂浓度的邻近半导体 区或部分之间的边界表面或边界层。与此不同，术语“ρη结”和“整流结”描述相反掺杂类 型的邻近半导体区之间的界面。在一些实施例中，漂移区2从第二 ρη结12延伸到半导体衬底20的第一或主水平 表面15。图1的半导体器件100还包括第一金属化部或第一电极7，其在一个实施例中形成 发射极电极或发射极7并且被布置在第一表面15上，并且经由半导体衬底20的相应高掺 杂的P型主体接触区5与主体区3欧姆接触。在本说明书的背景下，术语“欧姆接触”、“电 接触”、“接触”和“电连接”旨在描述在半导体器件的两个区、部分或部件之间存在欧姆电连 接或欧姆电流通路，具体地是低欧姆电阻的连接，即使没有电压被施加到半导体器件。欧姆 电连接特征在于例如与ρη结的非对称电流电压(I-V)曲线不同的线性且对称的电流-电 压(I-V)曲线。半导体衬底20在所示的垂直截面中还包括与第一金属化部7欧姆接触的两个高 掺杂的η型区4。两个η型区4的每个邻近相应主体区3并且在一个实施例中形成源极区 4。半导体器件100还包括绝缘栅电极9，其在实施例中也被布置在第一表面15上。 栅电极9被布置为紧挨着漂移区2、主体区3，即紧挨着第一 ρη结11且紧挨着源极区4以 在相应P型主体区3中的漂移区3和每个源极区4之间沿栅绝缘区91形成η沟道区31或 η沟道31。在半导体器件100的正向模式下，η沟道提供第一金属化部7或发射极电极7和 漂移区3之间的单极电流通路。集电极区1典型地从第二 ρη结12向下延伸到半导体衬底 20的第二水平表面16。由于第二表面16与第一表面15相对，第二表面16在下文中也被 称为相对表面16。而且，集电极区1形成到第二金属化部8或第二电极8的欧姆接触，该第 二金属化部8或第二电极8在这个实施例中形成集电极电极8或集电极8并且被布置在第 二表面16上。
如虚线箭头所指示的，电子电流可以在半导体器件100的正向传导模式下从发射 极电极7经由源极区4、邻近相应η沟道31、漂移区2和集电极区1而流到集电极电极8。 在正向模式下，集电极电压高于发射极电压，即第二 Pn结12被正向偏置。在正向模式下并 且在足够高的栅电压时，形成反型沟道31并且半导体器件100处于导通状态或正向传导模 式，否则处于其中电流流动被阻断的阻断模式。当第二 ρη结12被反向偏置时，电流流动也 被阻断。换言之，双极型半导体器件100可以被操作为IGBT。因而，在正向传导模式下由 于从P+集电极区1到漂移区2中的空穴(漂移区2中的少数载流子)注入而显著地减小 η_漂移区2的电阻以及因此减小VCEsat。根据一个实施例，半导体衬底20还包括在每个主体区3中的空穴电流再分布结构 10或空穴电流抑制结构10。这意味着空穴电流再分布结构10完全嵌入在半导体衬底20中 并且布置在发射极电极7和第一 ρη结11之间。为了在正向传导模式下再分布空穴电流， 与邻近或嵌入式半导体区(即图1的实施例中的主体区3)的空穴迁移率相比，至少减小空 穴电流再分布结构10的空穴迁移率。换言之，图1的半导体器件可以被描述为具有ρ掺杂的主体区的η沟道IGBT，该主 体区具有空穴迁移率减小的完全嵌入式子区。典型地，空穴电流再分布结构10的空穴迁移率低于主体区3的空穴迁移率的大约 一半、或者低于大约五分之一或甚至小于十分之一。电流再分布结构10的空穴迁移率可以 比主体区3的空穴迁移率小得多。电流再分布结构10甚至可以具有零的空穴迁移率。电 流再分布结构10可以例如是空腔和/或包括绝缘材料。由于空穴电流再分布结构10的减 小的空穴迁移率和布置，沿集电极电极8和发射极电极7之间的几何最短线路的空穴电流 典型地被阻断或者至少被减小，如图1中的虚线箭头所示。换言之，在正向传导模式下在主体接触区5和集电极区1之间的几何最短空穴电 流通路的电阻被增加了。在这种情况下，在正向传导模式下靠近主体区3的漂移区2中的 空穴电流被集中到高电子电流的区域。这由图1中的点划线箭头指示。在这种情况下，在 漂移区2的上部分中例如在两个所示的第一 ρη结11之间的空穴浓度或空穴等离子体浓度 在正向传导时被增加超过漂移区2的其余下部分或背后部分的水平。典型地，如果减小ρ 发射极1的掺杂浓度，则与类似于图1所示的IGBT 100但没有空穴电流再分布结构10的 IGBT 100相比没有或几乎没有增加VCEsat。由于下部分中的减小空穴浓度，图1中的半导体器件100的开关损耗与没有空穴 电流再分布结构10的IGBT相比被减小。同样，如果不改变P发射极1的掺杂浓度，则可 以通过集成空穴电流再分布结构10针对IGBT的给定开关损耗来减小VCEsat。换言之，空 穴电流再分布结构10导致导通状态的空穴等离子体浓度的再分布，以致改进关断性能和 VCEsat之间的权衡。根据一个实施例，空穴电流再分布结构10由包括附加的空穴散射中心的相应ρ掺 杂子区10形成。这样的附加的空穴散射中心降低空穴的迁移率Pn并且可以通过用诸如 磷、硒或砷之类的施主以比子区10的ρ掺杂浓度低的浓度对ρ掺杂子区10另外掺杂来获 取。换言之，子区10的ρ掺杂在实施例中仅被附加施主部分地补偿以在ρ掺杂的子区10 中引入附加的空穴散射中心。在这种情况下，没有形成另外的Pn结并且空穴的迁移率μη 可以被减小而不改变空穴的载流子寿命。然而也可能的是，用杂质对P掺杂的子区10进行掺杂，所述杂质既不充当施主也不充当受主而充当附加的空穴散射中心，诸如例如硅半导 体材料中的锗或碳。对于不充当施主的杂质，掺杂浓度典型地比对于用于部分补偿子区10 的P掺杂的掺杂剂高。也可以通过把诸如Si-、H-、He-、Ar-或B-离子之类的离子注入到主体区3的子 区10中并且随后退火以在子区10中形成晶体缺陷(其在这个实施例中可以操作为空穴电 流再分布结构10)，来获取空穴散射中心。在一个实施例中，空穴电流再分布结构10通过由多孔半导体材料例如由多孔硅 制成的子区10形成。根据孔隙率，空穴的迁移率μη(以及电子迁移率)可以被显著地减 小。孔隙率典型地从大约少许5%变化到大约100% (较大空腔)。子区10也可以是异质 的，例如由具有例如小于大约50%的孔隙率的上部分和较高孔隙率(例如高达70%)的下 部分组成。多孔硅子区10可以例如通过掩模的阳极电化学氧化(阳极氧化)以及蚀刻与 退火(其典型地接着是沉积外延层)来产生。根据一个实施例，空穴电流再分布结构10可以包括或可以由多孔半导体区、空 腔、绝缘区和具有附加空穴散射中心的半导体区中的至少一个制成。不言而喻，空穴电流再 分布结构10可以由不同的部分组成。为了再分布导通状态的空穴等离子体以致改进关断性能和VCEsat之间的权衡， 空穴电流再分布结构10典型地被布置在相应主体接触区5之下，即电流再分布结构10和 相应主体接触区5在水平面上的投影中或在平面图中重叠。而且，空穴电流再分布结构10典型地不与沟道区31重叠，或者在水平面上的投影 中或在平面图中仅有少量重叠以避免或最小化在沟道区31中或靠近沟道区31的空穴迁移 率的减小。在一个实施例中，空穴电流再分布结构10被布置在在第一 ρη结11的反向偏置期 间未耗尽的相应主体区3的部分中。在阻断状态下，漂移区2根据发射极电极7和集电极 电极8之间的电压而从第一 ρη结11耗尽到图1中绘制的漂移区2中的虚线。主体区3在 阻断状态下也被耗尽，如主体区3中的虚线所指示的，但典型地到比漂移区2更少的延伸， 原因在于主体区3的较高掺杂浓度。为避免靠近空穴电流再分布结构10的高场强，空穴电 流再分布结构10典型地被布置在耗尽区13之外。在另一个实施例中，空穴电流再分布结构10被垂直布置在相应主体区3之下。这 被示于图2中，图2示出与图1类似的但带有垂直更深布置的空穴电流再分布结构10的半 导体器件100。在这样的布置中，导通状态的空穴等离子体浓度也可以被改变，以致改进关 断性能和VCEsat之间的权衡。空穴电流再分布结构10完全嵌入在图2的半导体器件100 中的漂移区2内。在图1中，空穴电流再分布结构10完全嵌入在相应主体区2内。换言之， 空穴电流再分布结构10完全嵌入在半导体主体20内。空穴电流再分布结构10或子区10 因此在下文中也被称为嵌入式结构10。现在参考图3，解释另外的实施例。图3的半导体器件100类似于图1所示的半导 体器件100并且其也可以被操作为IGBT。图3的半导体器件100包括具有第一掺杂浓度的 第一集电极部分Ia的水平结构化集电极区域以及具有比第一掺杂浓度更低的掺杂浓度的 两个相邻第二集电极部分lb。然而也可能的是，第二集电极部分Ib的掺杂浓度高于第一掺 杂浓度。第一集电极部分Ia到绝缘栅电极9的距离，典型地是中心距或平均距离，小于第二集电极部分Ib到绝缘栅电极9的距离。根据实施例，第一集电极部分Ia到绝缘栅电极 9的最小距离小于第二集电极部分Ib到绝缘栅电极9的最小距离。由于图3的IGBT 100 的结构化集电极区，Pnp晶体管的增益μρηρ被水平地改变。这可以用来改进在换向期间 IGBT 100的软度。注意，图1-3所示的IGBT可以被认为是η沟道场效应晶体管(FET)和 ρηρ晶体管的Darlington(达林顿)配置。图1到3的半导体器件100也可以被描述为平面IGBT 100，即具有布置在第一表 面15上的绝缘栅电极9的IGBT 100。平面IGBT 100在垂直截面中具有发射极电极7、布 置在发射极电极7之下的集电极电极8、两个ρ型主体区3、以及布置在主体区3之上的绝 缘栅电极9。平面IGBT 100还包括两个ρ型主体接触区5，其每个电连接相应主体区3与 发射极电极7 ；η型漂移区2，其与主体区3形成相应的ρη结11 ;ρ型集电极区1，其布置在 集电极电极8上；η型漂移区2，其布置在集电极区1上；以及两个嵌入式结构10。两个嵌 入式结构10被布置在集电极区1之上并且从由多孔半导体区、空腔、绝缘区和包括附加空 穴散射中心的半导体区组成的群中进行选择。每个嵌入式结构10被布置在相应主体接触 区5之下以致两个嵌入式结构的每个在水平投影中与相应的主体接触区5至少部分重叠。关于图4到6，解释具有布置在沟槽中的绝缘栅电极的双极型半导体器件的若干 实施例。以垂直截面示出图4的半导体器件100。其包括发射极电极7、ρ型主体区3、η型 漂移区2和两个绝缘栅电极9，所述η型漂移区2与主体区3形成第一 ρη结11，所述两个 绝缘栅电极9被布置在从第一表面15延伸到漂移区2的相应垂直沟槽中。P型主体接触区 5被布置在两个栅电极9之间并且电连接主体区3与发射极电极7。在漂移区2之下布置 与集电极电极8电接触的ρ型集电极区1。图4的半导体器件100也可以被操作为IGBT 100。在主体区3内嵌入式结构10 被布置成使得嵌入式结构10和主体接触区5在水平投影中至少部分重叠。嵌入式结构10 可以包括或可以由多孔半导体区、空腔、绝缘区和具有附加空穴散射中心的半导体区中的 至少一个制成。在这种情况下，导通状态的空穴等离子体可以被再分布以致改进IGBT 100 的导通状态下的VCEsat和关断性能之间的权衡。这由点划线箭头示出，指示导通状态空穴 电流被集中到高电子电流(虚线箭头)的区域。在导通状态下，电子电流从与发射极电极4电接触的η型源极区4、经过沿栅绝缘 区91形成在主体区中的沟道区31、经过漂移区2、任选的中等或高掺杂的η型场阻止区6 而流到集电极区1。沿集电极电极8和发射极电极7之间的几何最短电路线路的空穴电流 也被典型地阻断或者至少被减小，如图4中的虚线箭头所示。IGBT 100的第二 ρη结12形成在场阻止区6和集电极区1之间。不言而喻，在其 他实施例中第二 ρη结12也可以形成在漂移区2和集电极区1之间。而且，η+场阻止区6 也可以任选地布置在如图1到3所示的平面IGBT中的集电极区1和漂移区2之间。而且， 平面和沟槽IGBT的典型最大掺杂浓度是类似的。最大掺杂浓度典型地对于主体区3在大 约IO16CnT3和大约IO17cnT3之间、对于(ρ+)主体接触区5和集电极区1在大约5*1016cm_3和 大约102°cm_3之间、对于(rO漂移区2在大约1012cm_3和大约1014cm_3之间、对于(η.)源极 区4在大约三倍IO19CnT3和大约几倍IO2tlCnT3之间并且对于场阻止区6在大约IO15CnT3和大 约IO17CnT3之间变化。另外，发射极电极7、集电极电极8和栅电极9的材料典型地是诸如Al、Ti、W和Cu之类的金属或者包括这些金属或它们的合金中的至少一个的层的组合，但也 可以是具有关于电导率的金属或近金属属性的材料，诸如重掺杂的η型或ρ型多晶硅、TiN 或导电硅化物诸如WSi2。关于图5，将解释另外的实施例。图5的半导体器件100类似于图4的半导体器 件。然而，主体区3包围若干子区10或空穴电流再分布结构10以在IGBT 100的导通状态 下再分布空穴等离子体。不言而喻，每主体区3若干子区10或空穴电流再分布结构10也 可以用来在如果参考图1到3所描述的平面IGBT 100的导通状态下再分布空穴等离子体。关于图6，将解释又另外的实施例。图5的半导体器件100类似于图4的半导体器 件。然而，空穴电流再分布结构10也布置在集电极区1之上但是不嵌入在主体区3内而是 在漂移区2内以在IGBT 100的导通状态下再分布空穴等离子体。为此，图6的半导体器件 的嵌入式结构10可以包括或可以由多孔半导体区、空腔和具有附加空穴散射中心的半导 体区中的至少一个制成。图1到6所示的半导体器件100的共同特征也可以被描述为具有布置在半导体主 体20的主水平表面15上的发射极电极7的IGBT，半导体主体20具有电连接到发射极电 极7的主体接触区5以及比相邻半导体区更低的空穴迁移率的嵌入式结构10。嵌入式结 构10被垂直布置在主体接触区5之下，并且主体接触区5和嵌入式结构10被布置在彼此 正交且与第一表面15正交的两个垂直截面中。这被进一步示于图7中，图7示出在沿图1 的线s的另外的垂直截面中图1的半导体器件100。图1和图7的截面彼此正交且与主表 面15正交。这两个垂直截面包括主体接触区5和嵌入式结构10。这对图2到6的半导体 器件100以及沿相应线s的其相应另外的垂直截面也成立。图7示出单连通的连续嵌入式 结构10。然而也可能的是，沿图1到6的线s的另外的垂直截面示出若干水平隔开的嵌入 式结构10。典型地，图1到6所示的半导体器件100是具有在图中所示的多个结构的功率半 导体器件。换言之，所示的部分典型地对应于这种功率半导体器件的单元。而且，在垂直截 面中彼此分离的区域也可能是单连通的。当所示的区域被定形为伸出绘图平面的条时情形 典型地不是这样。主体区3、嵌入式区10以及主体接触区5和图1中的源极区4或图4到 图6中的源极区4也可以是环形的，即单连通的。在这些情况下，垂直截面将示出分离的相 应部分。在下文中，描述用于形成上面解释的半导体器件的方法。关于图8到12，示出用于形成根据若干实施例的半导体器件100的方法。在第一 过程中，提供硅半导体衬底20a。如图8的垂直截面所示，半导体衬底20a包括主水平表面 15a和相对布置的表面16、典型弱掺杂的η型第一半导体区2、典型重掺杂的ρ型第二半导 体区1以及形成在第一和第二半导体区2、1之间的基本水平定向的ρη结12。在最终形成 的器件中，第二半导体区1典型地形成集电极区1并且第一半导体区2的至少部分形成部 分漂移区2。然而也可能的是，中等或高掺杂的η型层被布置在第一半导体区2和第二半导 体区1之间。中等或高掺杂的η型层典型地形成在最终形成的半导体器件中的场阻止区。 典型地，任选的中等或高掺杂的η型层和第一半导体区2通过外延沉积来形成。在外延沉 积期间，第一半导体区2和中等或高掺杂的η型层的期望掺杂浓度可以通过供应适当的掺 杂剂量来调节。任选的中等或高掺杂的η型层和第二半导体区1也可以通过在第二或相对表面16的注入和随后的阱推过程(drive-in process)来形成。此后，通过在第一表面15a的掩模硼注入和随后的阱推过程来形成ρ型区3a。ρ 型区3a由在注入期间被掩模的第一半导体区2的部分加水平隔开。而且，ρ型区3a与第 一半导体区2形成另外的pn结11。此后，通过掺杂过程在每个区3a中形成子区10，以致 其空穴迁移率小于区3a的空穴迁移率。根据一个实施例，可以通过诸如磷或硒之类的施主 到子区10中的内扩散过程来执行该掺杂。施主的最终浓度应当低于其补偿浓度以避免形 成附加的pn结。所得到的结构被示于图9中。在一个实施例中，通过掩例如Si或Ar离子的掩模离子注入和随后的热退火来形 成子区10。热退火典型地在大约800°C和大约1200°C之间的温度下实施。在这种情况下， 在晶体中仅保留电非活性缺陷，导致电子空穴复合的缺陷被清除或几乎被清除。其余电非 活性缺陷在减小空穴迁移率方面是高效的。在注入期间使用质子另外导致降低子区10中 有效的P掺杂水平。在一个实施例中，例如通过热氧化把子区10形成为介电区。也可以通过在第一表面1 处掩模阳极氧化半导体衬底以形成多孔半导体区10， 来形成子区10。这可以例如通过浸入可以包括一些醇(比如异丙醇或乙醇)的HF溶液来 获得。为了形成较大空腔10，可以随后使用多孔半导体区10的热重排。此后，例如在大约1200°C下从三氯硅烷(SiHCl3)沉积η—型外延层沘。在这种情 况下，半导体器件100的新主水平表面15形成在表面1 之上。所得到的结构被示于图10 中。如果需要，该制造可以包括利用变化浓度的不同掺杂剂的或利用相同掺杂剂但具 有变化浓度的、单独外延沉积、离子注入和退火过程以形成相应的功能区。典型地，在形成多孔子区10和在主表面1 上沉积外延层2b之间实施压退火过程。此后，形成主体区的上部分北。而且，在每个上部分北中形成第四p_型半导体区 5或主体接触区5和η+型源极区4。在这种情况下，每个子区10完全嵌入在相应的ρ型主 体区3内，即子区10形成嵌入式结构10。所得到的结构100被示于图11中。典型地形成主体接触区5和嵌入式结构10以致主体接触区和相应的嵌入式结构 10被分别布置在彼此正交的且与主表面15和15a正交的两个垂直截面中。此后，平面绝缘栅电极典型地形成在第一表面15上，即紧挨着另外的pn结11。而 且，第一金属化部7或发射极电极7和第二金属化部8或集电极电极8分别形成在第一表面 15和相对表面16上。所得到的半导体结构100被示于图12中并且也可以被操作为IGBT 100，该IGBT 100具有第一半导体区2、形成共同漂移区2的部分加和2b、以及形成相应主 体区3且具有与共同漂移区2的另外的pn结11的邻近下和上部分3a和北。在一个实施例中，通过例如Si、H、He、Ar、B离子的掩模离子注入以及在形成发射 极电极7之后的或在形成发射极电极7之前不久的随后热退火来形成子区10。在这个实施 例中，典型地在大约200°C和大约500°C之间的温度下、更典型地在大约400°C和大约500°C 之间的温度范围下实施热退火。在这种情况下，仅在晶体中仅保留电非活性缺陷，导致电子 空穴复合的缺陷被清除或几乎被清除。其余电非活性缺陷在减小空穴迁移率方面是高效 的。在注入期间使用质子另外导致降低子区10中有效的ρ掺杂水平。
关于图13和14，示出用于形成根据若干实施例的半导体器件100的另外的方法。 首先，提供如参考图8所解释的半导体100。此后，使用参考图9所解释的任一方法从第一 表面15a形成至少低空穴导电率的水平隔开的子区10。在图13中以横截面示出所得到的 结构100。此后，如参考图10所解释的那样在第一表面1 上沉积η—型外延层2b并且两个 隔开的主体区3、主体接触区5以及邻近每个主体区3的源区4例如通过掩模离子注入和随 后的阱推来形成。所得到的结构100被示于图14中并且类似于图11的结构但是嵌入式结 构10具有比嵌入式漂移区2更低的空穴迁移率。这个结构100也可以在如参考图12所解 释的那样进一步形成绝缘栅电极、发射极电极7和集电极电极8之后被操作为IGBT。关于图15到17，示出用于形成根据若干实施例的具有沟槽栅电极的半导体器件 100的方法。第一过程类似于产生图13的半导体器件100的过程。此后，在第一表面15a 上外延沉积η型层。这接着是或在η型层上外延地或者通过非掩模离子注入而形成P型半 导体层3a。此后，两个ρ+型主体接触区5形成在层3a内以致嵌入式结构10和相应主体接 触区5在水平投影中至少部分重叠。然后，或在ρ型层3a上外延地或者通过非掩模离子注入而形成另外的η.型层4a。 所得到的结构100被示于图15中。此后，在嵌入式结构10之间将沟槽从第一表面15、经过η+型层^、p型层3a蚀刻 到漂移区2中。在这种情况下，形成分离的主体区3和源极区4。而且，栅氧化物91形成在 沟槽95的侧壁上并且沟槽例如通过沉积高掺杂的多晶硅和背后蚀刻而填充有导电材料9。 在第一沟槽95上进一步形成介电部分70之后，所得到的结构100以垂直截面被示于图16 中。在这种情况下，紧挨着另外的pn结11形成沟槽栅电极9。代替通过非掩模离子注入和 蚀刻沟槽来形成源极区4，也可以通过施主的掩模离子注入和随后的退火步骤来形成η+型 源极区4。此后，将接触沟槽51从第一表面15经过每个源极区5至少部分地蚀刻到相应主 体接触区5中并且在第一表面15上沉积发射极金属化部7。在图17中在相对表面16上进 一步形成集电极金属化部8之后示出所得到的结构100，其可以被操作为沟槽IGBT。典型地，图9到17的所示垂直截面仅表示断面，例如半导体器件100的单元。在上面解释的制造半导体器件100的实施例中，在第一过程中提供已经具有基本 水平定向的Pn结12的硅半导体衬底20、20a。然而也可能的是，在第一过程中提供具有漂 移区2的期望背景掺杂浓度的衬底晶片20或管芯20。如上面所解释的那样形成减小的空 穴迁移率区10、主体区3、源极区4和主体接触区5。此后，衬底晶片20可以在第二表面16 处被减薄并且集电极区1典型地通过在第二表面16处的注入来形成。通过使用这种方法， 可以减小昂贵的外延沉积步骤的数量。上面的书面描述使用具体实施例来公开本发明，包括最佳模式，并且也使得本领 域的任何技术人员能够做出和使用本发明。虽然就各个具体实施例描述了本发明，但是本 领域的技术人员会意识到可以在权利要求书的精神和范围内通过修改来实践本发明。尤其 是，上面描述的实施例的相互非排斥特征可以彼此组合。可取得专利的范围由权利要求书 限定，并且可以包括本领域的技术人员想到的其他示例。这样的其他示例旨在落入权利要 求书的范围内，如果它们具有不与权利要求书的文字语言不同的结构元件，或者如果它们包括与权利要求书的文字语言无实质区别的等效结构元件的话。要理解，本文描述的各个示例实施例的特征可以彼此组合，除非另外具体指出。尽管本文描述和示出了具体实施例，但是本领域的普通技术人员会明白，各种可 选和/或等效的实施方式可以在不偏离本发明的范围的情况下替换在所描述和示出的具 体实施例。本申请旨在覆盖本文讨论的具体实施例的任何改编或修改。因此，本发明旨在 仅受权利要求书及其等价物限制。
权利要求
1.一种双极型半导体器件(100)，包括半导体衬底(20)，包括第一表面(15)、相对表面(16)、被布置在第一表面(1 和相对 表面(16)之间的第一和第二 pn结(11、12)；第一金属化部(7)，被布置在第一表面(1 上； 第二金属化部(8)，被布置在相对表面(16)上；以及 紧挨着第一 pn结(11)布置的绝缘栅电极(9)；半导体衬底00)还包括空穴电流再分布结构(10)，该空穴电流再分布结构(10)完全 嵌入在半导体衬底00)中并且布置在第一金属化部(7)和第一 pn结(11)之间。
2.权利要求1的双极型半导体器件(100)，其中空穴电流再分布结构(10)从由多孔半 导体区、空腔、绝缘区和包括附加空穴散射中心的半导体区组成的群中进行选择。
3.权利要求1或2的双极型半导体器件(100)，还包括漂移区⑵、与漂移区(2)形成 第一 pn结(11)的主体区(3)、以及电连接主体区(3)与第一金属化部(7)的主体接触区 (5)；其中空穴电流再分布结构(10)在基本垂直于第一表面(15)的方向上被布置在主体接 触区(5)之下。
4.权利要求1到3中任一项的双极型半导体器件(100)，其中半导体器件(100)是η 沟道 IGBT(IOO)。
5.一种η沟道IGBT (100)，包括P掺杂的主体区C3)，包括第一空穴迁移率；以及子区(10)，完全嵌在主体区(3)内且包括比第一空穴迁移率低的第二空穴迁移率。
6.权利要求5的IGBT(IOO)，其中子区(10)包括附加空穴散射中心。
7.权利要求5或6的IGBT(IOO)，其中子区(10)是包括附加η掺杂剂的ρ掺杂的半导 体区。
8.权利要求5的IGBT(IOO)，其中子区(10)包括绝缘材料、空腔和多孔硅中的至少一个。
9.权利要求5的IGBT(IOO)，其中子区(10)包括上部分，包括包含第一孔隙率的多孔 硅；和下部分，包括包含比第一孔隙率大的第二孔隙率的多孔硅。
10.权利要求5到9中任一项的IGBT(IOO)，还包括发射极电极(7)、集电极电极(8)、与集电极电极(8)电连接的ρ型集电极区(6)、被布 置在主体区(3)和集电极区(6)之间的η型漂移区O)、以及电连接主体区(3)与发射极电 极(7)的ρ型主体接触区(5)，其中子区(10)被布置在漂移区( 和主体接触区( 之间 以致增加在正向传导模式下在主体接触区(5)和集电极区(6)之间的几何最短空穴电流路 径的电阻。
11.权利要求10的IGBT(IOO)，还包括绝缘栅电极(9)，其中集电极区(6)包括第一集电极部分(la)，包括第一掺杂浓度和 到绝缘栅电极(9)的第一距离；和第二集电极部分(Ib)，包括第二掺杂浓度和到绝缘栅电 极(9)的第二距离，其中第一距离小于第二距离，且其中第一掺杂浓度不同于第二掺杂浓度。
12.权利要求5到9中任一项的IGBT(IOO)，还包括发射极电极(7)、集电极电极(8)、与集电极电极(8)电连接的ρ型集电极区(6)、被布置在主体区(3)和集电极区(6)之间的η型漂移区O)、以及电连接主体区(3)与发射极电 极(7)的ρ型主体接触区(5)，其中子区(10)被布置成使得在正向传导模式下靠近主体区 (3)的漂移区(2)中的空穴电流被集中到高电子电流的区域。
13.权利要求5到12中任一项的IGBT(IOO)，其中子区(10)被布置在在反向偏置期间 未耗尽的主体区(3)的部分中。
14.一种平面IGBT(IOO)，在垂直截面中包括 发射极电极(7)；集电极电极(8)，被布置在发射极电极(7)之下； 两个P型主体区⑶；绝缘栅电极(9)，被布置在两个主体区( 之上；两个P型主体接触区(5)，每个主体接触区电连接相应主体区C3)与发射极电极(7)， η型漂移区O)，与主体区(3)形成相应的ρη结(11)； P型集电极区(6)，被布置在集电极电极⑶之上；以及两个嵌入式结构(10)，被布置在集电极区(6)之上并且从由多孔半导体区、空腔、绝缘 区和包括附加空穴散射中心的半导体区组成的群中进行选择；且其中每个嵌入式结构(10)被布置在相应的主体接触区(5)之下以致两个嵌入式结构 (10)的每个在水平投影中与相应的主体接触区( 重叠。
15.权利要求14的平面IGBT(IOO)，其中嵌入式结构(10)被至少部分地布置在漂移区 (2)中。
16.权利要求14或15的平面IGBT(IOO)，其中两个嵌入式结构(10)的每个被至少部 分地布置在相应的主体区(3)中。
17.权利要求14到16中任一项的平面IGBT(IOO)，其中两个主体区(3)的每个包括相 应的沟道区(31)且其中相应的嵌入式结构(10)和相应的沟道区(31)在水平投影中不重叠。
18.一种沟槽IGBT(IOO)，在垂直截面中包括 发射极电极(7)；P型主体区⑶；η型漂移区O)，与主体区(3)形成ρη结(11)；绝缘栅电极(9)，被布置在延伸经过ρ型主体区( 到漂移区O)中的垂直沟槽(95)中；P型主体接触区(5)，电连接主体区(3)与发射极电极(7)； P型集电极区(6)，被布置在漂移区(2)之下；以及嵌入式结构(10)，被布置在集电极区(6)之上并且从由多孔半导体区、空腔和包括附 加空穴散射中心的半导体区组成的群中进行选择，嵌入式结构(10)被布置在主体接触区(5)之下以致嵌入式结构(10)和主体接触区 (5)在水平投影中重叠。
19.权利要求18的沟槽IGBT(IOO)，其中嵌入式结构(10)被至少部分地布置在漂移区 (2)中。
20.权利要求18或19的沟槽IGBT(IOO)，其中嵌入式结构(10)被至少部分地布置在
21.权利要求18到20中任一项的沟槽IGBT(IOO)，其中主体区(3)包括沟道区(31) 且其中嵌入式结构(10)和沟道区(31)在水平投影中不重叠。
22.一种用于形成双极型半导体器件(100)的方法，包括提供半导体衬底OOa)，该半导体衬底(20a)包括主水平表面(1 )、η型第一半导体 区O)、ρ型第二半导体区(1)和ρη结(12)；形成包括第三掺杂浓度的P型第三半导体区C3)，以致第一半导体区( 和第三半导体 区⑶形成在ρη结(12)之上的另外的ρη结(11)；在ρη结(12)之上形成嵌入式结构(10)，该嵌入式结构(10)包括比邻近半导体区的空 穴迁移率低的空穴迁移率；以及形成与P型第三半导体区(3)电接触的包括比第三掺杂浓度高的第四掺杂浓度的ρ型 第四半导体区(5)，以致第四半导体区(5)和嵌入式结构(10)被布置在相互正交且与主表 面(15a)正交的两个垂直截面中。
23.权利要求22的方法，其中形成嵌入式结构(10)包括以下中的至少一个 用施主进行掺杂，掩模离子注入和热退火， 在第一半导体区之上形成介电区， 沉积外延层，阳极氧化半导体衬底以形成多孔半导体区， 对多孔半导体区热重排以形成更大空腔，以及 H2退火。
24.权利要求22或23的方法，其中嵌入式结构(10)被布置在另外的ρη结(11)之上。
25.权利要求22到M中任一项的方法，还包括以下中的至少一个 紧挨着另外的Pn结(11)形成沟槽栅电极(9)，以及紧挨着另外的ρη结(11)形成平面栅电极(9)。
全文摘要
本发明涉及双极型半导体器件和制造方法。提供具有空穴电流再分布结构(10)的双极型半导体器件(100)和n沟道IGBT(100)。n沟道IGBT(100)具有p掺杂的主体区(3)，具有第一空穴迁移率；以及子区(10)，其完全嵌在主体区(3)内且具有比第一空穴迁移率低的第二空穴迁移率。而且，提供一种用于形成双极型半导体器件(100)的方法。
文档编号H01L29/70GK102054859SQ20101028759
公开日2011年5月11日 申请日期2010年9月17日 优先权日2009年10月29日
发明者F·J·桑托斯罗德里格斯, H-J·舒尔策 申请人:英飞凌科技奥地利有限公司