Sram位单元装置与cam位单元装置的制作方法

专利名称：Sram位单元装置与cam位单元装置的制作方法
技术领域：
本发明涉及静态随机存取存储器Static RandomAccess Memory，SRAM)的位单元结构与提供具有改善的待机漏电流(Isb)的位单元的方法，以获得改善的待机动作、改 善的Vcc，min,降低的供应电平有最小功率、高速读取时间。
位单元包括一个新的布局与单元晶体管中的多重厚度栅极氧化层。本发明的 用途提供将SRAM利用于具备逻辑电路或使用者指定的电路的集成电路的优点。除了 SRAM位单元的SRAM阵列，SRAM单元也具备改善的稳定度且提供可靠的操作于广泛 的状况中。制作包括本发明特征的SRAM位单元的方法可以相容于现存的技术状况与计 划的半导体工艺。
背景技术：
现今一般对电子电路的需求，特别是被制作为半导体工艺中集成电路的电子电 路的需求，是基板上的或内建的记忆存储元件阵列。这些元件可以是动态随机存取存储 器(DRAM)单元，也可以是静态随机存取存储器(SRAM)单元。DRAM与SRAM存 储器称为挥发性记忆单元，其中要是移除供应集成电路的电源，存储的数据就会消失。 DRAM单元可以提供非常密集的阵列，因为DRAM单元只需要单一的存取晶体管与存储 电容。然而，DRAM电路具有相对较慢的读取与写入时间，而且需要较复杂的控制电 路。每一个DRAM单元以充电于漏电容的方式存储数据，因此DRAM阵列必须周期性 地更新来维持状态。这需要处理器周期性地停止其他运算来执行更新循环，或是专用的 记忆控制器(较常使用于目前生产的装置)来执行更新循环。SRAM阵列需要较多的硅 区域，因为每个位单元一般是由6个或更多晶体管所组成的锁相器。然而只要供应电压 存在，SRAM单元就会保持数据。更进一步的优点是SRAM单元的存取时间比起DRAM 单元快，使得SRAM单元在暂存或工作数据的存储上(如处理器的快取存储器)特别有 吸引力。最近的芯片系统60C)设计通常并入一个或多个核心。这些核心通常是预先 设计的流程的处理器(如DSPs、ARMs、RISC、或微处理器)，与该处理器邻接或在附 近配置了一个SRAM单元的第1级(Li)快取存储器，使得运算处理速度能够更快。
集成电路使用于电池驱动装置的情况日渐提高。例如，SOC可能用于提供全部 或大部分用来实现行动电话、手提电脑、笔记本电脑、影音播放器、摄录影机、相机、 智能型电话、或PDA主要功能的电路。在这些装置中，客户定义的逻辑或许可的处理 器核心设计会与其他预定的或巨集的单元(如微处理器、数位信号处理器、核心(如 ARM、RISC、或相似核心功能)、行动电话模块等)整合在一起。
在SRAM位单元中，数据会存储在两个逆相关的存储节点中。一对CMOS反 相器(由四个MOS晶体管组成)被配置做为一拴锁单元。在互补式MOS (CMOS)技术 中，每一个存储节点是由两个MOS晶体管的栅极端子所形成，并且接收由两个MOS晶 体管组成的反相器的输出。
图1显示一典型6T配置的SRAM位单元10。在图1中，一对MOS传导栅PGU PG2电性分别连接一对数据线(也称为位线BL与BLB)至存储接点Sm与SN2。 传导栅PGl与PG2在公知技术中一般是由NMOS晶体管所组成。图中显示一正的供应 电压Vdd，其范围在0.6伏特到3.0伏特或更高，主要视技术而定。上拉晶体管PUl与 PU2由PMOS晶体管组成，并且会将正的供应电压电性连接至一个或另一个存储节点， 依SRAM单元10的状态而定。图中也显示一第2供应电压Vss，通常是接地。
两个下拉晶体管PDl与PD2 (也是NMOS晶体管)将负的或接地电压Vss电性 连接至一个或另一个存储节点SNl与SN2，依位单元的状态而定。位单元是一个锁相 器，只要供应电源足以正确地操作电路，该锁相器会无限时地保存数据状态。两个分别 由PU1、PDl与PU2、PD2所组成CMOS反相器彼此交错耦合，而他们的操作用来连续 地增强存储于存储节点SNl与SN2的电荷。两个存储节点如图中显示彼此反相。当SNl 为逻辑状态1(通常为高电位)，SN2在同一时间会为逻辑状态0(通常是低电位)，反之 亦然。
当SRAM位单元10被写入，互补的写入数据会分别输入位线对BL与BLB。字 元线WL上正的控制信号会电性连接至两个传导栅PGl与PG2的栅极。晶体管PU1、 PDl与PU2、PD2的所订定的尺寸能够使位线上的数据覆写存储的数据，借此写入SRAM 位单元10中。
当SRAM位单元10被读取，正的电压施加于字符线WL，传导栅PGl与PG2允许位线BL与BLB电性连接至存储节点SNl与SN2来接收数据。不同于动态记忆单元， 如果电源供应Vdd维持在足够的高电平下，SRAM位单元在读取期间不会丧失其存储的 状态。因此读取动作结束后就不需要进行写回(writehck)的动作。
位线BL与BLB构成一对互补的数据线对。这两条成对的数据线可电性连接至 一差动感应放大器(未表示于图中)，而差动电压可以被感应且放大，此为本技术领域技 术人员所熟知的设计。这个既放大且感应的输出信号可以做为数据往该装置中其他的逻 辑电路的输出。
图2显示另一种形式的传统SRAM位单元12，其中使用了 8个晶体管(8T)并且 读取端口 14的配置有附加的功能。在图2中，具有图1所示的6T的单元10。SRAM位 单元12另外具有一个由两个NMOS晶体管组成的读取端口 14，这两个晶体管分别为读取 端口下拉晶体管RPD与读取端口传导栅晶体管RPG。该读取端口 14还具有一条只供读 取用读取字元线RWL。先前在图1中的字元线WL在图2的8T的单元12中是仅供写入 的写入字元线WWL。将读取端口分离出来的好处是减低了读取干扰的机率，因为存储于 位单元的数据会被读取动作所影响。相对地，读取下拉晶体管RPD会根据电性连接至其 栅极的存储节点SN2来导通或截止。因为NMOS晶体管具有增益，存储在节点SN2的 数据信号会被晶体管RPD的增益放大。因此当读取字元线RWL被施加正电压时，读取 传导栅RPG会导通并且将读取位线RBL电性连接至读取下拉晶体管，因此读取端口会输 出一个对应的数据位在读取位线RBL上。在许多应用当中，许多位单元的SRAM阵列被 用来存储恢复用与稍后使用的数据或程式。SRAM单元在同样的时间内经历的读取动作 会比写入动作多。因此透过读取端口 14将读取动作与位单元分离是相当有帮助的，纵使 8T的单元要使用较多的硅布局面积来完成。另外，当尝试节省电力(Vdd)时，最小的特 性测量对读取电路而言变得更为重要，因为那是电路中最常作动的部分。
图3显示另一种公知的SRAM位单元20，其中使用了 10个晶体管(IOT)。在这 个配置中，电路具备两个读取端口，分别电性连接至6T单元10的存储节点SNl与SN2。 读取端口 22与M分别具有各自的控制线RWLl与RWL2及下拉NMOS晶体管与传导栅 NMOS晶体管。两条读取位线RBLl与RBL2分别透过传导栅RPGl与RPG2电性连接 至下拉晶体管RPDl与RPD2。下拉晶体管分别具有一连接至存储节点SNl与SN2的栅 极。读取动作可以独立或同时地进行。使用两个读取端口提供了附加的弹性并且能够使 两个输出同时从单元读取出来。
由于低耗电集成电路需求的持续与增加(特别是更复杂的电池供电的携带装 置)，SRAM单元需要具有良好的省电特性。电力消耗的限制方法的一必须倚靠待机漏 电流(此后以Isb表示)。当SRAM单元没有正在使用，SRAM阵列会处于待机模式。 待机时的漏电流Isb必须被减小。在公知的技术中，尽可能地降低待机模式时的正电源 供应来减低CMOS电路的电力消耗的方法广为知晓。用来决定Vcc电平的公制是Vcc， η ι。提供一个具备低的Vcc，ιι ι值的SRAM单元是很明显有利的。而这对于6Τ存 储单元而言很难有效地去实施，这是因为装置尺寸的缩小以及工艺的进步所导致的工艺 变动与其他限制渐增。
然而上述的电路仍具有优秀的时间(读取速度)并且可以不产生读取干扰错误而 有效地操作。最后的特性可以称为电路的稳定性。一个维持稳定性的方法是降低施加至 SRAM存储单元的Vcc，η ι。而随着半导体工艺的进步，装置尺寸持续缩小。更小的装 置的使用导致装置的表现有极大的变动幅度。为了维持这些装置的操作可靠性，必须要 有一个较低的Vcc，min。虽然降低Vcc，η ι是一个降低耗电的好方法，但降低Vcc， min对SRAM阵列也是必要的。
因此，我们需要一个改良的SRAM位单元结构，该结构具有较低待机漏电流 Isb、改善的Vcc，min用以降低待机耗电、与改善的存取速度(特别是读取动作时)， 同时维持公知半导体工艺技术用来制造集成电路的相容性，并且不增加明显的步骤与成 本。发明内容
这些或其他问题大致被解决或避开，借由本发明的实施例达成了技术上的优 点。本发明提供一种SRAM位单元在存储单元晶体管具备较厚的栅极氧化层，在读取端 口晶体管具备较薄的栅极氧化层。厚栅极氧化层使用于存储单元晶体管提供了稳定的数 据存储与较低的待机电流。薄栅极氧化层使用于读取端口晶体管提供了快的读取时间与 允许较低的Vcc，η ι。供应至读取端口的电力可电性连接至装置的逻辑部分，同时供给 至存储单元晶体管的电力可以比较高来改善可靠度。本方法是用来形成具有双重栅极氧 化层厚度的SRAM单元并且其工艺步骤可以相容于现行用于半导体制造的步骤流程。
在一个实施例中，一种SRAM位单元的装置，包括一半导体基板；以及至少 一个SRAM位单元，形成于上述半导体基板的一个部分。其中上述至少一个SRAM位 单元还包括具备第一栅极介电层厚度的晶体管，与具备较薄的第二栅极介电层厚度的附 加晶体管，上述较薄的第二栅极介电层厚度在上述第一栅极介电层厚度的75% -99%之 间。
在另一个实施例中，一种SRAM位单元的集成电路，包括一逻辑部分，形成 于半导体基板的第一部分，且具备多个复数晶体管，上述晶体管的其中一些具有较薄的 栅极介电层；与一 SRAM阵列。其中SRAM阵列包括多个SRAM位单元，每个SRAM 位单元形成在半导体基板的第二部分。SRAM位单元还包括具备较厚的栅极介电层厚度 的晶体管，与具备较薄的第二栅极介电层厚度的附加晶体管，上述附加晶体管电性连接 至具备较厚的栅极介电层厚度的晶体管。上述较薄的第二栅极介电层厚度在上述第一栅 极介电层厚度的75% -99%之间。
在另一个实施例中，一种CAM位单元的装置，包括一半导体基板；以及至 少一个CAM位单元，形成于上述半导体基板的一个部分。其中上述至少一个CAM位 单元还包括具备第一栅极介电层厚度的晶体管，与具备较薄的第二栅极介电层厚度的附 加晶体管，上述较薄的第二栅极介电层厚度在上述第一栅极介电层厚度的75% -99%之 间。
本发明的SRAM位单元结构具有较低待机漏电流Isb、改善的Vcc，η ι用以降 低待机耗电、与改善的存取速度(特别是读取动作时)，同时维持公知半导体工艺技术用 来制造集成电路的相容性，并且不增加明显的步骤与成本。
本发明内容描述了本发明部分的实施例，并非限定本发明。本发明其他附加的 特征与优点将会于在此后说明，该说明的内容构成本申请权利要求的标的。本领域技术 人员可以了解本申请的观点与实施例可以做为基础来修改或设计其他结构或工艺来实施 与本申请相同目的。因此熟知此技艺人士应能了解相似的结构并未脱提本发明的精神与 范畴，本发明的范畴将由后述的权利要求所定义。


图1显示一公知技术的SRAM位单元电路。
图2显示一公知技术的8Τ的SRAM位单元电路。
图3显示一公知技术的IOT的SRAM位单元电路。
图4是本发明一实施例，显示一个包含了本发明特征的8Τ SRAM位单元的电路 图。
图5显示一个使用传统栅极介电层的8Τ的SRAM位单元的平面布局图。
图6显示取自图5平面布局的剖面图。
图7显示一个使用本发明双栅极介电层的8Τ的SRAM位单元的平面布局图。
图8显示取自图7实施例的平面布局的剖面图。
图9显示使用传统电路金属化技术的读取位线连接配置的剖面图。
图10显示本发明实施例的读取位线构造的剖面图。
图11显示一电性模拟比较的结果，该比较对象为图9的传统读取位线金属化与 图10的本发明实施例。
图12显示本发明实施例配置4个8Τ的位单元的布局图。
图13显示本发明实施例的IOT位单元布局图。
图14显示使用金属1于图13的实施例的布局图。
图15显示内容定址记忆位单元的电路图。
图16显示本发明实施例的CAM单元布局图。
图17显示一 finFET晶体管装置的三维结构。
图18显示图17的finFET的剖面图。
图19显示了双端口 8T的SRAM位单元具备了使用finFET晶体管的读取部分以 及使用平面晶体管的另一个部分的实施例。
本发明的图式并非用来限定，而是以范例表示本发明各实施例。各图式的简化 是为了说明方便，因此没有按照实际比例。
其中，附图标记说明如下
10、20、42、72 6T 的 SRAM 位单元；
12、40、70 8T 的 SRAM 位单元；
14、22、24、44、74 读取端口 ；
20、60 IOT 的 SRAM 位单元；
61、62 栅极介电层；
73 CAM 单元；
91 写入部分；
92 读取部分；
93 平面MOS形式晶体管；
95 finFET 晶体管；
PUl、PU2 上拉晶体管；
PDU PD2 下拉晶体管；
PGl、PG2 MOS 传导栅；
BL、BLB、WBL、WBLB 位线；
WL> WWL 字元线；
RBL 读取位线；
RWL 读取字元线；
RPG、RPGU RPG2 读取端口传导栅晶体管；
RPD> RPDU RPD2 读取端口下拉晶体管；
SNl、SN2 存储节点；
OD 有源区；
PO 多晶硅栅极；
Ml 金属 1 ；
M2 仅属 2 ；
Vl 沟道；
CO 接触层。
具体实施方式
本发明较佳的实施例的制作与使用方法将详述如下。本发明所提供的许多发明 应用概念可以实施于种类广泛的特定内容中。以下所讨论的特定实施例仅是描述制作与 使用本发明的特定方法而非限制本发明的范畴。8
图4是本发明一实施例，显示一个8T SRAM位单元40的电路图，其中包含了 本发明的双重栅极氧化层的特征。在图4中6T存储单元部分42具备2个如图1-图3所 示的PMOS上拉晶体管PUl与PU2，以及4个如图1-图3所示的NMOS晶体管PG1、 PG2、PDl与PD2。在此发明中，厚栅极介电层被用于形成这四个NMOS晶体管。借 由厚栅极介电层的使用，SRAM存储单元部分42的待机电流Isb下降并且稳定度提升。 至于8T SRAM位单元的读取端口部分44，则相反地采用薄栅极氧化介电层。薄栅极介 电层会使读取较快并且有较低的Vcc，η ι。事实上在一个具备逻辑核心部分的集成电 路中，读取部分44可以与该逻辑部分一起生产并且使用该逻辑部分的薄栅极介电层与电 力。因此NMOS读取端口晶体管RPG与RPD有较快的反应时间使读取周期较快，并且 允许较低的Vcc，min使读取动作时的耗电降低。
栅极介电层可以是传统公知技术所知的硅氧化层、二氧化硅、硅氮化物、硅氮 氧化合物与其他包含硅的电介质。高k值的栅极介电层可能会被使用，例如在本发明一 些实施例中，电介质包括具备或不具备硅酸盐及氧的铪、锆可被使用。存储单元部分42 的薄栅极介电层厚度与读取部分44的厚栅极介电层厚度比例可已是在0.75-0.99，较佳的 选择是0.85-0.95，而最好的选择是0.85-0.90。在一个没有限制的例子中，厚的栅极介电 层在45奈米的半导体工艺中由二氧化硅所形成。2.43奈米的栅极介电层厚度在这个例子 中是由热氧化所形成。但本发明应用于任何半导体工艺并且有利于现今与规划中的45奈 米、观奈米、22奈米甚至更小尺寸的工艺。
在SRAM位单元的实施例中，SRAM位单元的布局也会为了更进一步达到本发 明双重栅极氧化层厚度的优点而变更。
为了描述这些优点，首先显示一个传统具有单栅极介电层厚度的位单元。图5 显示一个SRAM 8T位单元40的平面布局图，其具备栅极介电层厚度为定值。图5中， 有源区以OD表示，该有源区形成在隔离领域(例如浅层沟渠隔离STI或LOCOS隔离) 之间。如同本领域技术人员所熟知的，有源区包括扩散区其延伸至半导体基板并且可以 掺杂来形成N或P型领域与轻掺杂的漏极领域，而有源区也可包含附加的移植来形成源 极或漏极领域。有源区可以位于半导体晶圆片的表面或是位于外延形成于绝缘体601) 上的硅层当中。晶体管形成于位单元区域中，其使用沉积或图案化在介电材料(覆盖于 有源区上)上的栅极导体来形成。栅极介电层在此平面图中无法看到，但多晶硅栅极会 以PO表示。完整的晶体管会利用PO层将共用栅极端子电性连接在一起，并且会使用金 属层1。金属层1被标示为Ml。在实施例中，金属层2也被使用并且被标示为M2，根 据图5中的阴影键，金属层2使用阴影来与其他区域区别。图2中每一个晶体管是例如 在硅基板上。有源区OD形成MOS晶体管的源极与漏极领域。存储单元晶体管PG1、 PG2、PUU PU2、PDU PD2显示于图中并组成6T的SRAM位单元布局。读取端口晶 体管RPD与RPG也显示于图中并且形成图2的读取端口电路。
图6显示图5中6-6’线段的剖面图。有源区OD由隔离领域所分离，栅极介 电层61覆盖在有源区上并且位于晶体管栅极多晶硅PO下。在公知图6的剖面构造中， 栅极介电层61在读取部分与在6T的存储单元皆是相同的厚度。接触层CO的形成将金 属层1的部分Ml连接至多晶硅。金属层透过一个或多个层间介电层(ILD，未显示)所 形成的隔离体彼此隔离并且也与多晶硅隔离。氧化物、氮化物、氮氧化物与包括层间介电质的碳可以被使用于此。金属层Ml与M2可以使用沉积技术由铝、铝合金、铜、或铜 合金等形成。当使用铜或铜合金时，如公知技术所熟知的，单镶嵌或双镶嵌与CMP技术 可以用来形成导体。同样在公知技术中，内衬物质(或是所谓的BARC与ARC层)与多 层间介电质可以用来形成金属层与间隔离层。
金属2的读取位线RBL覆盖在8T位单元的读取端口上。当以这样的传统布局 配置，需要金属2、沟道(金属1上的沟道VI)、金属1的部分Ml、接触层CO将读取位 线RBL连接至位单元。
图7显示一个使用本发明技术特征的8T的位单元70的平面布局图。图7的平 面图是显示图4的电路实施例的一非限定的布局方式。该电路当然也可使用其他布局方 式，而这些变化的布局都可视为本发明附加的实施例。图7中，6T的存储单元72与形 成于OD层内的有源区一起布局，单元的范围由隔离领域如STI所界定。晶体管的栅极 以多晶硅形成并且覆盖在栅极介电层上(图中无法看出)。NMOS电机挺PG1、PDU PD2与PG2电性连接至两个PMOS上拉晶体管PUl与PU2。单元的读取端口 74的配置 邻接与电性连接至6T单元72，如同图4的电路图。读取端口中的两个NMOS晶体管分 别是读取下拉晶体管RPD与读取传导栅RPG，两者皆为NMOS晶体管。
除了两个不同厚度的栅极介电层的使用(厚的栅极介电层使用于6T的存储单元 72读NMOS晶体管内，薄的栅极介电层使用于读取部分74内的读取端口 NMOS晶体管 内)，图7所示的单元布局实施例也包括了改善的读取位线构造。在这个实施例中，读取 位线RBL由金属层1(以Ml表示)所形成。如以下即将说明的，借由限制读取位线的 金属化，使其仅为金属1连接至读取单元的读取端口(如同读取传导栅晶体管RPG只有 一个接触层，没有其他介于其间的沟道)，读取位线RBL的电容与读取速度比起传统位 单元的布局有大幅地改善。
图8显示图7的布局图中8-8’线段的剖面图。图8中，有源区OD由隔离氧 化物所界定。覆盖在有源区上方6T的位单元区域内的是具有第1厚度的栅极介电层61。 覆盖在有源区上方的读取部分内的是栅极介电层62，具有较薄的第2栅极厚度。薄栅 极介电层与厚栅极介电层的比例可以有很多种变化，在此视为不同的实施例。薄栅极厚 度可以是0.75-0.99倍的厚栅极厚度。较佳的是该比例为0.85-0.99、0.85-0.95、甚至是 0.85-0.90倍。其他的范例可包括0.75-0.95、0.75-0.90、0.75-0.80倍。读取端口中薄的 介电层的重要优点是允许读取端口晶体管以较高的速度切换，并且以较低的Vcc，η ι操 作。这对8Τ电路的读取端口而言更为重要。将厚的介电层使用于6Τ存储单元部分中 对单元的稳定性而言相当重要，并且也提供了 SRAM单元(包括存储节点)的写入部分 的较低待机漏电流Isb。相对于以传统方法所实行的同样的单元，结合两个不同介电层厚 度的NMOS晶体管于一个SRAM位单元提供了明显的省电与与表现上的优点。另外， 相较于薄介电层厚度的晶体管而言，供应至6T的SRAM单元部分的电力可以操作于较高 的Vcc，η ι电平。因为读取动作比写入频繁许多，读取Vcc，η ι更为重要。较高的 Vcc, min电平供应至6T存储阵列改善了电路存储部分的稳定性与可靠性。
而图8的剖面图显示金属1读取位线RBL覆盖在电路的读取部分上。一个单一 接触层CO也位于金属层1与读取传导晶体管RPG的多晶硅栅极之间。
另外一张图更好地显示出使用单一金属层读取位线比起传统8T的位单元布局的优点。图9显示了传统金属2读取位线的布局剖面图，并且也显示了连接至有源区需要将 金属2读取位线电性连接至读取传导栅的漏极端子。在传统的配置中金属2读取位线透 过沟道1 (金属1上的沟道)电性连接至金属层1。接着透过接触层CO电性连接至有源 区，该有源区对应读取传导栅(RPG)晶体管的一个端子。因此，电容路径包括金属2、 Vl层的沟道、金属1、接触层CO、与有源区OD上的接触阻抗。
图10显示实施例的读取位线构造的剖面图。图10中，金属层1读取位线RBL 覆盖并且接触单一接触层CO，接触层CO接触有源区OD的表面。因此，阻抗路径只包 括金属1M1、单一接触层CO、与有源区上的接触阻抗。
图11显示一电性模拟比较的结果，该比较对象为传统半导体工艺形成图9金属 2读取位线的连接配置与本发明金属1结构的实施例(例如图10所示)。如图11所示， 实施例的结构相对于传统方法在电阻的减低上有的改善，并且有相对应的读取速度 的增加。
图12显示将4个8T的位单元70配置在一起的实施例的布局图。如图12所示， 位单元70可以透过由左到右垂直地重叠与由上至下水平地重叠来有效封装在一起。这个 配置使得每个单元较薄的栅极介电层装置RPD与RPG处于阵列中央的共通区域，而6T 的存储单元的较厚的栅极介电层装置共用有源区OD并且形成在阵列的尾端。当实行介 电层沉积步骤的工艺时，使用光掩模与光致抗蚀剂技术来隔离区块是较简易的方法。在 一个简单的实行方法中，工艺可以先沉积栅极介电层在一个区域，然后再沉积在另外一 个区域，借此形成不同的栅极介电层厚度。
另外，做为本发明另一个实施例(取代厚的介电层形成于SRAM阵列的一个部 分，薄的介电层形成于相同阵列的读取部分)，两个不同的栅极介电层可以使用较高及较 低的介电常数。较高介电常数的介电层可用于6T的存储单元来提供高稳定性与低待机漏 电流。较低介电常数的介电层可用于位单元的读取部分来提供低Vcc，η ι与较快的读取 速度。使用金属1读取位数据线于读取部分，再加上使用两个不同厚度的栅极介电层， 形成了相对于传统技术而言可提供附加表现优点的实施例。
图13显示IOT位单元60的实施例布局图。在图13中，布局部分64的构造与 前述6Τ位单元的构造相似。IOT的单元具有两个读取端口，两者分别位于单元的两端， 且两者皆与前述的8Τ的位存储单元的读取端口相似。在部分62中的栅极介电层厚度较 部分64内的栅极介电层厚度薄，与先前8Τ的位单元相同。因此读取晶体管比起写入晶 体管具有较快的速度与较低的Vt0
图14显示使用金属I(Ml)于对应图13的IOT单元的布局图。图14中，可以 看到金属1 (Ml)读取位线RBLO与RBLl在IOT单元的两端。如上所述，借由对读取部 分限制金属1读取位线，使其与单元之间仅有一个接触层间隔并且无其他沟道，读取路 径的电容会降低，SRAM单元的读取时间也会改善。
图15显示一个位单元的配置，该配置也受益于本发明实施例的使用。内容定址 存储器(content addressable memory, CAM)单元73显示于图15中。CAM单元的选择是借由提供数据字元给存储器，接着存储器回复找到配对数据字元的位址来实行。该电路 具有6T的晶体管，从晶体管与布局的观点来看，与6T的SRAM单元相当相似。在图15 中，CAM单元具有一对互补的选择线SL与SL (其动作类似于SRAM阵列中的读取位线RBL),与一输出线ML。CAM单元73的两边分别有一对反向器，由两个上拉(PMOS) 装置与两个下拉(NMOS)装置形成，其连接用来维持存储节点的数据。CAM单元73的 两边也分别有一个读取下拉晶体管(NMOS M3或M4)及一个选择栅极晶体管(NMOS Ml 或M2)。因此，本领域技术人员可以了解CAM单元具有与SRAM 10位单元相同的特 征，其中存储部分由上拉与下拉晶体管组成，两者电性连接来锁存数据，而读取部分包 括串联在一起的2个NMOS晶体管。因为这些相似点，使用厚的栅极氧化层于存储反向 器部分与使用薄的栅极氧化层于晶体管Ml、M2、M3、M4，会获得与上述SRAM位单 元的应用相似的优点。
图16显示使用有源区OD、多晶硅导体PO、金属IMl与接触层CO于图15的 CAM单元的布局实施例。图15中的读取晶体管Ml、M2、M3、M4的栅极导体显示在 右侧的部分75。如同前述IOT单元与8T单元，在这个实施例中，相对于读取与存储部分 71的晶体管，读取部分75的晶体管具备较薄的栅极介电层或较薄的等效氧化物厚度。存 储部分71的NMOS晶体管具备较厚的栅极介电层，或在其他的实施例中具备较厚的等效 氧化物厚度。这个配置的优点相当于前述SRAM单元使用此配置的优点较快取时间、 较低待机漏电流、改善的Vcc，η ι。
上述的实施例是关系到SRAM位单元使用平面MOS晶体管的范畴。在其他也视 为本发明一部分的实施例当中，多重栅极晶体管(如finFET)可以使用于上述电路当中。 一个三维结构的finFET装置80显示于图17。FinFET形成在半导体鳍(fin)上，该鳍包 括源极、漏极与LDD扩散区，借此形成MOS装置的沟道与源极、漏极端子。栅极介电 层可以形成在垂直面(形成双栅极装置)上或在整个暴露的鳍表面(形成三重栅极装置) 上。借由延伸在鳍的高度或宽度上的栅极宽度，该装置可以具有较大的宽长比，并且不 消耗硅的面积。多个的鳍装置也可以形成并且连接在一起，借此增加半导体的尺寸。栅 极导体一般以垂直且划过鳍的方式形成，并且覆盖在栅极介电层上，借此完成MOS装置 的栅极结构。
图18中，显示了图17的finFET的剖面图。栅极(多晶硅或其他未知栅极导体 材料)具备隔离体侧墙SW。鳍包括源极、漏极的注入以及轻掺杂的漏极扩散区，并且在 掺杂区的上方具有硅化物。要注意的是当每个硅区域面积所使用的finFET具有比实施例 的平面晶体管大的尺寸，栅极介电层可以是相同厚度或是不同厚度。这是因为在相同的 硅区域面积下，finFET的表现特性比平面晶体管好。
在图19中，显示了双端口 8T位单元的实施例，并且该图中表示如何将finFET 用来改善位单元的表现特性。布局90显示了前述8T的SRAM单元的有源区与多晶硅栅 极。区域91是存储节点与写入部分，区域92是读取端口。在先前的实施例，写入部分 的平面晶体管具备较厚的栅极介电层，读取部分则是较薄的栅极介电层以获得快速读取 时间。在本实施例中，读取端口晶体管RPG与RPD形成finFET装置95。在这个情况 下，一个SRAM位单元有两种不同晶体管形式也可以获得快速读取时间、低Vcc，η ι等 优点。其中平面MOS形式晶体管93使用于存储节点晶体管与写入部分91，finFET晶体 管95使用于8T位单元的读取端口。
当然本非限定的实施例也可以延伸应用至前述的IOT的SRAM位单元与CAM位 单元中。finFET的应用可具备均勻的栅极介电层厚度并且使用相同的栅极介电材料做为12平面晶体管。而实施例中使用的finFET当形成于SOI层中会较为有利，因为硅鳍会垂直 地延伸于表面上且源极与漏极区会形成于鳍本身。
另外其他的实施例包括使用不同的栅极介电层厚度于finFET装置当中(相较于 平面MOS装置而言)的情况。其他的实施例包括使用高k介电系数于平面MOS装置或 finFET装置两者或其中之一。除此之外，finFET装置可以是双重栅极、三重栅极或多重 栅极，并且可以包括多个鳍(如图19所示)。当然单一鳍的装置也视为本发明的一个实 施例。
在一个实施例中，提出一个具备半导体基板的装置，其中至少一个8T的SRAM位单元具备双重栅极氧化层厚度NMOS晶体管与一个读取端口。
在另一个实施例中，提供一个集成电路，包括一个半导体基板；至少一个8T 的SRAM位单元，其具备双重栅极氧化层厚度NMOS晶体管与一个读取端口。该实施 例并且提供一个布局图，其中读取端口的读取位线被限制在第一阶层的金属化于层间介 电层上，并且没有其他介于其间的沟道。因此该实施例提供了结合了双重栅极氧化层 SRAM位单元的附加表现优点。
在另一个实施例中，提供一个集成电路，包括一个半导体基板；至少一个 IOT的SRAM位单元，其具备双重栅极氧化层厚度NMOS晶体管与一个双读取端口。双 读取端口中的NMOS晶体管具有的氧化层厚度比存储单元晶体管的氧化层厚度薄。
在另一个实施例中，一个布局图中包括具有双重栅极氧化层厚度的IOT的 SRAM位单元，其中双读取端口的读取位线被限制在第一层的金属化于层间介电层上， 并且没有其他介于其间的沟道。因此该实施例提供了结合了双重栅极氧化层IOT的 SRAM位单元的附加表现优点。
在另一个实施例中，提供了一种方法，包括在半导体基板上定义出8T的SRAM 位单元布局；在SRAM位单元区域的一个部分形成具备六个晶体管的6T SRAM部分，该 部分包括两个NMOS传导栅与两个NMOS下拉晶体管；在位单元区域的读取部分形成一 个读取端口，包括一个NMOS传导栅与一个NMOS下拉晶体管；使6T的位单元部分的4 个NMOS晶体管的栅极氧化层厚度比读取部分的两个晶体管的栅极氧化层厚度厚；并且 形成第1金属层读取位线覆盖并且接触读取部分，其间没有任何其他的沟道，借此提供 降低的电容与提升的表现特性。
在另一个实施例中，提供了一种方法，包括在半导体基板上定义出IOT的 SRAM位单元布局；在SRAM位单元区域的一个部分形成具备六个晶体管的6T SRAM 存储单元部分，该部分包括两个NMOS传导栅与两个NMOS下拉晶体管；在位单元区域 的第一读取部分与第二读取部分分别形成一个读取端口，包括一个NMOS传导栅与一个 NMOS下拉晶体管；使6T的位单元部分的4个NMOS晶体管的栅极氧化层厚度比两个读 取部分的晶体管的栅极氧化层厚度厚；并且分别形成第1金属层读取位线覆盖并且接触 两个读取部分，其间没有任何其他的沟道，借此提供降低的电容与提升的表现特性。
在另一个实施例中，提供了一个SRAM位单元，其具备两种不同的栅极介电材 料。8T的SRAM位单元中的存储单元与写入部分具有第一栅极介电层(等效于第一氧化 物厚度)。SRAM位单元中的读取部分具有第二栅极介电层(等效于较薄的第二氧化物 厚度)。在另一个实施例中，这些栅极介电层其中之一的材料可以是氧化物。在另一个实施例中，这些栅极介电层其中之一的材料是高k介电系数的栅极介电材料。在另外的 实施例中，读取位线以第1金属层形成，并且仅以1个接触层连接至8T的SRAM单元的 读取部分，其间没有任何其他的沟道。
在另一个实施例中，提供了一个CAM位单元，其具备第一存储节点部分与第二 读取部分。在一个CAM位单元的实施例中，存储节点部分包括具有第一较厚栅极介电质 的晶体管，读取部分包括具有第二较薄栅极介电质的晶体管。在另一个实施例中，CAM 位单元具备的读取位线以第1金属层形成，并且透过一个接触层连接至读取部分，其间 没有任何其他的沟道或其他金属层。在另一个实施例中，CAM位单元在读取部分的晶体 管是多重栅极晶体管。在另一个实施例中，CAM位单元的晶体管具备高k介电系数的栅 极介电层与其他介电层。
在另一个高速位单元的配置当中，8T的SRAM位单元、IOT的SRAM位单元或CAM单元具有两个部分位单元存储部分与读取部分。在存储部分中，提供了平面 CMOS晶体管，在读取部分中，提供了 finFET晶体管。读取部分的晶体管给读取部分带 来较高的操作速度的优点。finFET晶体管包括(非限定)双重栅极、三重栅极与多重 栅极单元。
在另一个实施例中，SRAM位单元(不论8T、10T、其他或CAM位单元)形成 在一外延的绝缘层覆硅Silicon over tesulator，SOI)层上。在这个实施例中，可以沿用任何其他实施例的特征。也就是说，在一个实施例当中，8T位单元具备读取部分(包括 存储节点)与写入部分形成于SOI层。写入部分的晶体管具有第一栅极介电层厚度。读 取部分的晶体管具有第二较薄的栅极介电层厚度。在另一个实施例中，写入部分具有高k 介电系数的栅极介电层(等效于第一氧化层厚度)，读取部分具有高k介电系数的栅极介 电层(等效于第二氧化层厚度，较第一氧化层厚度薄)，在另一个实施例中，读取部分具 有氧化介电层而写入部分具有高k介电系数的栅极介电层，反之亦然。在另一个实施例 中，写入部分与读取部分的栅极介电质可以有相同厚度，但以不同材质形成。在另一个 实施例中，写入部分具有第一晶体管形式而读取部分具有第二晶体管形式。在这个SOI 单元非限定的例子中，第二晶体管形式可以是finFET晶体管。
虽然本发明的实施例与其优点已详述地说明，然而在不脱离本发明如权利要求 所定义的精神与范畴下，不同形式的变更、置换与更动皆可实行。例如，本领域技术人 员可轻易地了解在本发明的范畴下仍有许多可变动的地方。
再者，本发明应用的观点并没有限制于说明书中所述的特定方法或步骤的实施 例。任何本领域技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺及步 骤，只要可以在此处所述实施例中实施大体相同功能或获得大体相同结果皆可使用于本 发明中。因此，本发明的保护范围包括上述工艺及步骤。
权利要求
1.一种SRAM位单元的装置，包括 一半导体基板；以及至少一个SRAM位单元，形成于所述半导体基板的一个部分； 其中所述至少一个SRAM位单元还包括具备第一栅极介电层厚度的晶体管，与具备 较薄的第二栅极介电层厚度的附加晶体管，所述较薄的第二栅极介电层厚度在所述第一 栅极介电层厚度的75% -99%之间。
2.如权利要求1所述的SRAM位单元的装置，其中所述较薄的第二栅极介电层厚度 在所述第一栅极介电层厚度的85% -95%之间。
3.如权利要求1所述的SRAM位单元的装置，其中所述较薄的第二栅极介电层厚度 在所述第一栅极介电层厚度的85% -90%之间。
4.如权利要求1所述的SRAM位单元的装置，其中所述至少一个SRAM位单元包括 一6T存储单元，由具有所述第一栅极介电层厚度的NMOS晶体管所组成，所述SRAM位 单元的装置还包括一读取端口，由具有所述较薄的第二栅极介电层厚度的NMOS晶体管 所组成。
5.如权利要求1所述的SRAM位单元的装置，其中所述SRAM位单元是8T的SRAM 位单元与IOT的SRAM位单元两者其中之一。
6.如权利要求4所述的SRAM位单元的装置，还包括第一与第二金属层，沉积于所述基板并且被层间介电层隔开，将所述SRAM位单元 的至少一些所述晶体管电性连结在一起；以及一读取位线，以所述第一金属层形成并且以没有透过其他金属层覆盖在所述基板， 所述读取位线使用一接触层而没有透过其他任何的金属层沟道连接至所述SRAM位单元 的所述读取端口。
7.如权利要求4所述的SRAM位单元的装置，其中所述SRAM位单元是8T的SRAM 位单元与IOT的SRAM位单元两者其中之一，所述读取端口包括至少一个finFET晶体管。
8.一种SRAM位单元的集成电路，包括一逻辑部分，形成于半导体基板的第一部分，且具备多个晶体管，所述晶体管的其 中一些具有较薄的栅极介电层；一 SRAM阵列，具备多个个SRAM位单元，每个SRAM位单元形成在所述半导体基 板的第二部分，且所述SRAM位单元还包括6T存储单元，由具有所述较厚的栅极介电层厚度的NMOS晶体管所组成； 一读取端口，由具有所述较薄的栅极介电层厚度的NMOS晶体管所组成； 其中所述较薄的栅极介电层厚度在所述较厚的栅极介电层厚度的75% -99%之间； 第一与第二金属层，沉积于所述基板并且被层间介电层隔开，将所述SRAM位单元 的至少一些所述晶体管电性连结在一起；以及一读取位线，以所述第一金属层形成并且以没有透过其他金属层覆盖在所述基板， 所述读取位线使用一接触层而没有透过其他任何的金属层沟道连接至所述SRAM位单元 的所述读取端口。
9.一种CAM位单元的装置，包括一半导体基板；以及至少一个CAM位单元，形成于所述半导体基板的一个部分； 其中所述至少一个CAM位单元还包括具备第一栅极介电层厚度的晶体管，与具备较 薄的第二栅极介电层厚度的附加晶体管，所述较薄的第二栅极介电层厚度在所述第一栅 极介电层厚度的75% -99%之间。
10.如权利要求9所述的CAM位单元的装置，其中包括所述至少一个CAM位单元的 所述半导体基板的所述部分还包括绝缘体覆硅层。
全文摘要
本发明提供静态随机存取存储器(SRAM)与内容定址存储器(CAM)位单元的装置。在实施例中，一个位单元部分具有厚栅极氧化层的存储晶体管，读取部分具有薄栅极氧化层的晶体管。使用厚栅极氧化层于存储单元晶体管提供了稳定的数据存储与低漏电流。使用薄栅极氧化层于读取部分晶体管提供了快读取速度与低Vcc，min。本发明用来形成双重栅极氧化层厚度的SRAM单元，并且适用于现行的半导体工艺。实施例中揭露使用高k介电系数与双重介电材料于单一位单元，并且使用finFET与平面晶体管于一个位单元中。本发明也揭露形成这些构造的方法。本发明的SRAM位单元结构用以降低待机耗电、与改善的存取速度，同时不增加明显的步骤与成本。
文档编号H01L27/11GK102024819SQ20101028804
公开日2011年4月20日 申请日期2010年9月17日 优先权日2009年9月18日
发明者杨昌达, 王屏薇, 米玉杰 申请人:台湾积体电路制造股份有限公司