专利名称：互连结构的制造方法
技术领域：
本发明涉及半导体制造领域，尤其涉及一种互连结构的制造方法。
背景技术：
随着集成电路技术的发展，半导体工业已进入亚微米时代，特征尺寸不断减小和金属连线高宽比的增加导致互连电容快速上升，然后引起串扰问题。另一方面，层数增加引起的层间寄生电容的加大并产生额外的互连延时，这成了提高电路速度的主要障碍，此外， 寄生电容还增加了功耗，这些问题限制了电路性能的改进。寻找和开发新的超低κ(介电常数小于2)材料作为介质层已是技术关键。采用超低K材料作为介质层可以达到降低寄生电容、提高电路速度以及降低功耗的目的，本领域技术人员发现在介质材料中制造微孔是降低K值的途径之一，公告号为 CN100483698C的中国专利中就公开了具有微孔介质层的互连结构。在微孔介质层中，由于微孔中充满空气，而空气的的K值为1. 0，因此具有微孔结构的介质的介电常数小于不具有微孔结构的介质的介电常数。参考图1至图6，示出了现有技术互连结构制造方法一实施例的侧面示意图。如图1所示，提供衬底101，并在衬底上沉积介质材料，形成覆盖于衬底101上的介质层102 ；如图2所示，对所述介质层102烘烤(UV⑶RE)，烘烤使所述介质层102中形成了多孔结构，从而形成多孔介质层103 ；如图3所示，在所述多孔介质层103上形成覆盖于所述多孔介质层103上的TEOS 层 104 ；如图4所示，通过干刻法形成深度至少自TEOS层104表面至多孔介质层103中的沟槽105、形成至少自沟槽105底部开始贯穿衬底101的通孔106，所述通孔106的开口尺寸小于沟槽105的开口尺寸，形成双镶嵌结构；如图5所示，向所述双镶嵌结构中沉积铜材料，直至填满所述双镶嵌结构并形成覆盖于TEOS层上的铜层106 ；如图6所示，通过化学机械研磨去除TEOS层，露出多孔介质层103，形成铜线107。至此完成了双镶嵌的互连结构。然而，在对介质层102烘烤形成多孔介质层103后，所述多孔介质层103介质层材质较为疏松，在后续干刻过程中，高能量的等离子体容易对多孔介质层103造成损坏，所述损坏会造成多孔介质层的介电常数的增加(至少增加了 15% )；此外，多孔介质层103受到损坏，使沉积于双镶嵌结构中的铜线107产生变形；更进一步地，在后续化学机械研磨中，由于多孔介质层103可承受的压力减小，铜线107也会因此而变形。采用现有技术制造互连结构时，良率较低。
发明内容
本发明解决的问题是提供一种可提高良率的互连结构的制造方法。为解决上述问题，一种互连结构的制造方法，包括，提供衬底，在衬底上形成掺高分子的第一介质层；在第一介质层形成第二介质层；形成依次贯穿所述第二介质层、第一介质层以及衬底的贯穿孔；向所述贯穿孔中填充导电材料，直至形成覆盖于第二介质层上的导电层；平坦化所述导电层直至露出第一介质层；还包括，在形成贯穿孔后，对第一介质层进行烘烤的步骤。较佳地，所述对第一介质层进行烘烤的步骤位于形成贯穿孔和形成导电层的步骤之间。较佳地，所述对第一介质层进行烘烤的步骤位于平坦化所述导电层直至露出第一介质层的步骤之后。较佳地，所述形成贯穿第二介质层、第一介质层以及衬底的贯穿孔步骤包括形成深度至少自第二介质层至第一介质层中的沟槽、形成深度至少从所述沟槽底部且贯穿所述衬底的通孔；所述通孔的开口尺寸小于沟槽的开口尺寸。较佳地，形成沟槽和通孔的工艺包括干刻。较佳地，平坦化所述导电层直至露出第一介质层包括，采用化学机械研磨工艺平坦化所述导电层。较佳地，所述平坦化所述导电层直至露出第一介质层的步骤中，所述平坦化工艺对导电材料的选择比大于对第一介质层的选择比。较佳地，所述导电材料为金属。较佳地，所述金属为铜、钴、铑、金、银中的一种或其组合。较佳地，所述向贯穿孔中填充导电材料的步骤中，采用电镀工艺向贯穿孔中填充导电材料。较佳地，所述对第一介质层进行烘烤的步骤中，采用紫外光对第一介质层进行烘烤。较佳地，所述高分子为碳长链的高分子。与现有技术相比，本发明具有以下优点1.所述对第一介质层烘烤的步骤位于蚀刻和平坦化工艺之后，因此烘烤所形成的多孔第一介质层不会受到蚀刻步骤对其造成的损坏，所述多孔第一介质层可以保持其较低的介电常数，2.多孔第一介质层不会受到蚀刻步骤对其造成的损坏还可避免互连结构的变形；3.多孔第一介质层也不会受到化学机械研磨步骤对其造成的损坏，进一步避免互连结构的变形。
图1至图6是现有技术互连结构制造方法一实施例的侧面示意图；图7是本发明互连结构制造方法一实施方式的示意图；图8至图13是本发明互连结构制造方法一实施例的侧面结构示意图14是本发明互连结构制造方法另一实施方式的示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。正如背景技术所述，在形成多孔介质层之后，再进行蚀刻或化学机械研磨，由于多孔介质层较为疏松，会对多孔介质层造成损坏，从而增大了多孔介质层的介电常数，还造成了铜线的变形。针对上述问题，本发明的发明人提供一种互连结构的制造方法，参考图7，示出了本发明互连结构制造方法一实施方式的示意图，所述制造方法包括步骤Si，提供衬底，在衬底上形成掺高分子的第一介质层；步骤S2，在第一介质层形成第二介质层；步骤S3，依次形成位于第一介质层的沟槽、在沟槽底部形成贯穿衬底的通孔；步骤S4，依次向通孔和沟槽中填充导电材料，直至形成覆盖于第二介质层上的导电层；步骤S5，平坦化所述导电层直至露出第一介质层；步骤S6，对第一介质层进行烘烤。下面结合附图对各个步骤进行详细描述。参考图8至图13，示出了本发明互连结构制造方法一实施例的侧面结构示意图。参考图8，执行步骤Si，所述衬底201为硅、锗硅或绝缘体上硅 (Silicon-On-Insulator，S0I)，通过化学气相沉积(Chemical Vapor Deposition, CVD)方法在衬底201上沉积掺有高分子成分的第一介质层202，例如所述高分子为碳长链高分子， 具体地，所述第一介质层202的可以为掺有碳长链高分子的二氧化硅，所述第一介质层202 用作互连结构中的金属间介质层(Inter Metal Dielectric，IMD)。参考图9，执行步骤S2，通过化学气相沉积的方法在第一介质层202上形成第二介质层203，具体地，所述第二介质层203的材料为二氧化硅。二氧化硅的制作工艺参数与现有技术相同，作为本领域技术人员的公知技术，在此不作赘述。参考图10，执行步骤S3，图形化所述第一介质层202、第二介质层203以及衬底 201，形成深度至少自第二介质层203至第一介质层202中的沟槽204、形成深度至少从沟槽 204底部且贯穿所述衬底201的通孔205，所述通孔205的开口尺寸小于沟槽204的开口尺寸。具体地，可以通过三层掩膜法(tri-layer)、金属硬掩膜法(metal-hard-mask)法或光刻胶掩膜法(PR mask)同时结合蚀刻工艺图形化所述第一介质层202、第二介质层203以及衬底201，所述蚀刻工艺为干刻。需要说明的是在本实施例中，以形成双镶嵌的互连结构为例，因此在步骤S3中， 依次形成沟槽和位于沟槽底部且贯穿衬底的通孔，但是本发明并不限制于此，所述互连结构还可以是单镶嵌的互连结构，对于单镶嵌结构的情况，只需要在步骤S3中形成依次贯穿
5第二介质层、第一介质层和衬底的贯穿孔即可，本领域技术人员可进行相应的替换、修改和更新。参考图11，执行步骤S4，具体地，所述导电材料为金属，本实施例中，所述导电材料为铜，但是本发明并不限制于此，所述导电材料还可以是钴、铑、金、银中的一种或其组
I=I O较佳地，由于电镀方法具有良好的填充性能，可通过电镀方法依次向通孔205、沟槽204中填充金属材料直至填满所述双镶嵌结构，并形成覆盖于所述第一介质层202上的金属层206，所述电镀工艺的参数与现有技术相同，作为本领域技术人员的公知技术，在此不作赘述。参考图12，执行步骤S5，通过化学机械研磨(Chemical Mechanical Polishing, CMP)的方法平坦化所述金属层206形成导电层207，直至去除第二介质层203，露出第一介质层202，具体地，所述金属层206的材料为铜，可以采用传统的铜化学机械研磨工艺，在此不再赘述。参考图13，执行步骤S6，对掺有高分子成分的第一介质层202进行烘烤，所述高分子成分经过紫外光照射后，形成小分子并从薄膜中释放，高分子成分原来占据的空间就形成了微孔，从而形成多孔第一介质层208，所述多孔第一介质层208的介电常数远小于第一介质层202的介电常数，从而形成超低K介质层，例如，第一介质层202为二氧化硅，其介电常数为4. 5 ；经过烘烤后可形成多孔二氧化硅，其介电常数可达到1. 8，为小于2的超低介电常数值。至此完成了本发明互连结构的制造过程。需要说明的是，在对第一介质层进行烘烤，形成包括多个微孔的第一介质层后，第一介质层的厚度会有略微减小；因此在平坦化工艺过程中，所述平坦化过程需对导电材料的选择比较大，而对第一介质层的选择比较小，这样，在平坦化工艺后，第一介质层的表面高于导电层的表面；那么，在第一介质层经过烘烤厚度减小后，第一介质层的表面可以和导电层的表面大致持平。本发明互连结构的制造方法的上述实施方式中，所述对第一介质层烘烤以形成多孔第一介质层的步骤位于整个互连结构制造方法的最后一步，虽然多孔第一介质层的质地疏松容易受损坏，但是由于在形成多孔第一介质层之前已经完成了蚀刻步骤，因此所述多孔第一介质层不会受到蚀刻步骤对其造成的损坏，所述多孔第一介质层可以保持其较低的介电常数，同时避免互连结构的变形；更进一步地，所述多孔第一介质层也不会受到化学机械研磨步骤对其造成的损坏，进一步避免互连结构的变形。综上，通过本发明制造互连结构时，可大大提高产品良率。参考图14，示出了本发明互连结构制造方法另一实施方式的示意图，所述制造方法包括步骤S11，提供衬底，在衬底上形成掺高分子的第一介质层；步骤S12，在第一介质层形成第二介质层；步骤S13，依次形成位于第一介质层的沟槽、在沟槽底部形成露出衬底的通孔；步骤S14，对第一介质层进行烘烤；
步骤S15，依次向通孔和沟槽中双镶嵌结构中填充导电材料，直至形成覆盖于第二介质层上的导电层；步骤S16，平坦化所述导电层直至露出第一介质层。本实施方式与图7所示的实施方式不同在于，在形成沟槽和通孔之后，就对第一介质层进行烘烤，以在第一介质层中形成多个微孔，从而形成多孔第一介质层；之后再填充导电材料和进行平坦化工艺，本实施方式中，所述多孔第一介质层不会受到蚀刻步骤对其造成的损坏，所述多孔第一介质层可以保持其较低的介电常数，同时避免互连结构的变形；更进一步地，本实施方式中后续平坦化工艺和现有技术的平坦化工艺完全相同， 具有较好的工艺适应性。综上，本发明提供一种互连结构的制造方法，在形成贯穿孔的步骤之后，再对第一介质层进行烘烤，避免了形成贯穿孔的工艺中对多孔第一介质层的损坏，从而提高了制造互连结构时的良率。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种互连结构的制造方法，其特征在于，包括，提供衬底，在衬底上形成掺高分子的第一介质层；在第一介质层形成第二介质层；形成依次贯穿所述第二介质层、第一介质层以及衬底的贯穿孔；向所述贯穿孔中填充导电材料，直至形成覆盖于第二介质层上的导电层；平坦化所述导电层直至露出第一介质层；还包括，在形成贯穿孔后，对第一介质层进行烘烤的步骤。
2.如权利要求1所述的互连结构的制造方法，其特征在于，所述对第一介质层进行烘烤的步骤位于形成贯穿孔和形成导电层的步骤之间。
3 如权利要求1所述的互连结构的制造方法，其特征在于，所述对第一介质层进行烘烤的步骤位于平坦化所述导电层直至露出第一介质层的步骤之后。
4.如权利要求1、2或3所述的互连结构的制造方法，其特征在于，所述形成贯穿第二介质层、第一介质层以及衬底的贯穿孔步骤包括形成深度至少自第二介质层至第一介质层中的沟槽、形成深度至少从所述沟槽底部且贯穿所述衬底的通孔；所述通孔的开口尺寸小于沟槽的开口尺寸。
5.如权利要求4所述的互连结构的制造方法，其特征在于，形成沟槽和通孔的工艺包括干刻。
6.如权利要求1所述的互连结构的制造方法，其特征在于，平坦化所述导电层直至露出第一介质层包括，采用化学机械研磨工艺平坦化所述导电层。
7.如权利要求3或6所述的互连结构的制造方法，其特征在于，所述平坦化所述导电层直至露出第一介质层的步骤中，所述平坦化工艺对导电材料的选择比大于对第一介质层的选择比。
8.如权利要求1所述的互连结构的制造方法，其特征在于，所述导电材料为金属。
9.如权利要求8所述的互连结构的制造方法，其特征在于，所述金属为铜、钴、铑、金、 银中的一种或其组合。
10.如权利要求1所述的互连结构的制造方法，其特征在于，所述向贯穿孔中填充导电材料的步骤中，采用电镀工艺向贯穿孔中填充导电材料。
11.如权利要求1所述的互连结构的制造方法，其特征在于，所述对第一介质层进行烘烤的步骤中，采用紫外光对第一介质层进行烘烤。
12.如权利要求1所述的互连结构的制造方法，其特征在于，所述高分子为碳长链的高分子。
全文摘要
一种互连结构的制造方法，包括，提供衬底，在衬底上形成掺高分子的第一介质层；在第一介质层形成第二介质层；形成依次贯穿所述第二介质层、第一介质层以及衬底的贯穿孔；向所述贯穿孔中填充导电材料，直至形成覆盖于第二介质层上的导电层；平坦化所述导电层直至露出第一介质层；还包括，在形成贯穿孔后，对第一介质层进行烘烤的步骤。本发明可提高产品良率。
文档编号H01L21/768GK102468219SQ201010532558
公开日2012年5月23日 申请日期2010年11月1日 优先权日2010年11月1日
发明者周俊卿, 孙武, 尹晓明, 张海洋 申请人:中芯国际集成电路制造(上海)有限公司