Cmos结构的制造方法
【专利摘要】公开了一种制造CMOS结构的方法，包括：在半导体衬底中形成浅沟槽隔离，分别限定用于第一类型的第一和第二MOSFET的第一区域以及用于第二类型的第三和第四MOSFET的第二区域；在第一区域上方形成第一和第二栅叠层；在第二区域上方形成第三和第四栅叠层；分别为第一至第四MOSFET形成轻掺杂漏区；在第一至第二四栅叠层的侧壁上形成栅极侧墙；形成第一类型的源/漏区；以及形成第二类型的源/漏区；其中，第一至第四掩模分别暴露第一至第四MOSFET的有源区，并且遮挡其他区域；以及第五和第六掩模分别暴露第一区域和第二区域，并且遮挡其他区域。在该方法中，利用公共的半导体区域和公共的步骤减少掩模数量。进一步地，通过对栅极导体的掺杂来调节功函数。
【专利说明】CMOS结构的制造方法
【技术领域】
[0001] 本发明涉及半导体技术，更具体地，涉及互补金属氧化物半导体（CMOS)结构的制 造方法。
【背景技术】
[0002] CMOS结构包括在一个半导体衬底上形成的两种相反类型（即N型和P型）的金属 氧化物半导体场效应晶体管（MOSFET)。CMOS结构可以用于形成低功耗的逻辑电路，因此得 到了广泛的应用。基于CMOS结构的功率变换器控制芯片具有低功耗、集成度高、速度快的 优点。
[0003] 为了形成CMOS结构，针对至少一种类型的M0SFET，在半导体衬底中形成阱区。在 阱区中通过掺杂形成该类型的M0SFET的源/漏区。阱区的掺杂类型与其中形成的M0SFET 相反，因此，阱区实际上作为该M0SFET半导体衬底。在源/漏区和沟道区之间形成轻掺杂 漏（LDD)区，以改善沟道区电场分布和抑制短沟道效应。
[0004] 在常规的CMOS工艺中，用于形成不同类型的M0SFET的掺杂步骤基本上是彼此独 立的。在形成一种类型的M0SFET的掺杂区时，遮挡另一种类型的M0SFET的有源区，反之亦 然。基于CMOS结构的功率变换器控制芯片包括其栅极电介质厚度不同的低压M0SFET和高 压M0SFET。在形成低压M0SFET的阱区时，遮挡高压M0SFET的阱区，反之亦然。因此，CMOS 工艺使用大量的掩模和掺杂步骤，工艺复杂，不仅导致生产成本高，而且可能由于不同掩模 之间的错配导致产品良率低以及可靠性差。
[0005] 因此，期望进一步降低CMOS工艺的成本并减少由于工艺复杂性引入的可靠性问 题。
【发明内容】
[0006] 有鉴于此，本发明的目的在于提供一种CMOS结构的制造方法，其中可以减少掩模 的使用。
[0007] 根据本发明，提供一种制造CMOS结构的方法，包括：在半导体衬底中形成浅沟槽 隔离，所述浅沟槽隔离限定用于第一类型的第一和第二M0SFET的第一区域以及用于第二 类型的第三和第四M0SFET的第二区域；在半导体衬底的第一区域上方形成第一栅叠层和 第二栅叠层；在半导体衬底的第二区域上方形成第三栅叠层和第四栅叠层；采用第一掩 模，以及以第一栅叠层作为硬掩模，注入第一类型的掺杂剂，形成第一类型的第一轻掺杂漏 区；采用第二掩模，以及以第二栅叠层作为硬掩模，注入第一类型的掺杂剂，形成第一类型 的第二轻掺杂漏区；采用第三掩模，以及以第三栅叠层作为硬掩模，注入第二类型的掺杂 齐U，形成第二类型的第三轻掺杂漏区；采用第四掩模，以及以第四栅叠层作为硬掩模，注入 第二类型的掺杂剂，形成第二类型的第四轻掺杂漏区；在第一至第二四栅叠层的侧壁上形 成栅极侧墙；采用第五掩模，以及第一栅叠层、第二栅叠层、栅极侧墙和浅沟槽隔离作为硬 掩模，注入第一类型的掺杂剂，形成第一类型的源/漏区；以及采用第六掩模，以及第三栅 叠层、第四栅叠层、栅极侧墙和浅沟槽隔离作为硬掩模，注入第二类型的掺杂剂，形成第二 类型的源/漏区；其中，第一至第四掩模分别暴露第一至第四MOSFET的有源区，并且遮挡半 导体衬底的其他区域；以及第五和第六掩模分别暴露第一区域和第二区域，并且遮挡半导 体衬底的其他区域。
[0008] 优选地，在所述方法中，第一至第四栅叠层分别包括栅极导体和栅极电介质，并且 栅极电介质位于栅极导体和半导体衬底之间。
[0009] 优选地，在所述方法中，第一和第三栅叠层的栅极电介质具有第一厚度，以及第二 和第四栅叠层的栅极电介质具有第二厚度，并且第二厚度大于第一厚度。
[0010] 优选地，在所述方法中，在形成第三栅叠层和第四栅叠层的步骤之后，还包括：对 第三和第四栅叠层的栅极导体掺杂以调节其功函数。
[0011] 优选地，在所述方法中，栅极导体由多晶硅组成。
[0012] 优选地，在所述方法中，在形成浅沟槽隔离和形成第一栅叠层和第二栅叠层的步 骤之间，还包括以下步骤至少之一：在半导体衬底的第一区域注入第二类型的掺杂剂，形成 第二类型的第一阱区；和在半导体衬底的第二区域注入第一类型的掺杂剂，形成第一类型 的第二阱区。
[0013] 优选地，在所述方法中，在形成第一类型的源/漏区和形成第二类型的源/漏区的 步骤之后，还包括：进行快速退火和/或激光退火以激活掺杂剂。
[0014] 优选地，在所述方法中，在形成第一类型的源/漏区和形成第二类型的源/漏区的 步骤之后，还包括：进行硅化以在第一类型的源/漏区和第二类型的源/漏区、栅极叠层的 表面形成金属娃化物层。
[0015] 优选地，在所述方法中，第一类型为N型和P型中的一种，第二类型为N型和P型 中的另一种。
[0016] 在根据本发明的方法中，采用公共的掩模和步骤形成第一和第二MOSFET的源/漏 区，以及采用公共的掩模和步骤形成第三和第四MOSFET的源/漏区。此外，利用公共的第 一衬底区域形成栅极电介质厚度不同的第一和第二M0SFET，以及利用公共的第二衬底区域 形成栅极电介质厚度不同的第三和第四MOSFET。由于不需要为第一至第四MOSFET分别形 成具有各自的掺杂浓度的衬底区域以及分别形成各自的源/漏区，因而可以减少掩模数量 和工艺步骤。
[0017] 在优选的实施例中，采用公共的掩模和步骤形成第一和第三MOSFET的栅极电介 质，以及采用公共的掩模和步骤形成第二和第四MOSFET的栅极电介质。在进一步优选的实 施例中，采用公共的掩模和步骤对第三和第四MOSFET的栅极导体掺杂以调节其功函数。
[0018] 本发明的方法利用公共的半导体区域和公共的步骤减少掩模数量。进一步地，通 过对栅极导体的掺杂来调节功函数。该方法还可以减少由于掩模错配导致CMOS结构失效 的问题。
【专利附图】
【附图说明】
[0019] 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和 优点将更为清楚，在附图中：
[0020] 图1至17示出根据本发明的实施例的制造CMOS结构的方法的各阶段的示意性截 面图。
【具体实施方式】
[0021] 以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附 图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些 公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0022] 应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区 域"上面"或"上方"时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一 个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一 层、另一个区域"下面"或"下方"。
[0023] 如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用"A直接在B 上面"或"A在B上面并与之邻接"的表述方式。在本申请中，"A直接位于B中"表示A位 于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
[0024] 在本申请中，术语"半导体结构"指在制造半导体器件的各个步骤中形成的整个半 导体结构的统称，包括已经形成的所有层或区域。术语"源/漏区"指M0SFET的源区和漏 区中的至少一个。
[0025] 在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工 艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按 照这些特定的细节来实现本发明。
[0026] 除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的 材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导 体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包 括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、 HfSiN、TiSiN、TiCN、TaAlC、TiAIN、TaN、PtSix、Ni 3Si、Pt、Ru、W、和所述各种导电材料的组 合。栅极电介质可以由Si02*介电常数大于Si0 2的材料构成，例如包括氧化物、氮化物、氧 氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材 料形成，也可以采用将来开发的用于栅极电介质的材料。
[0027] 本发明可以各种形式呈现，以下将描述其中一些示例。
[0028] 参照图1至17,描述根据本发明的实施例的制造CMOS结构的方法的各个阶段。
[0029] 如图1所示，在半导体衬底101中形成浅沟槽隔离（STI) 102。该浅沟槽隔离102 用于限定CMOS结构的有源区。在一个示例中，半导体衬底101例如是单晶硅衬底。
[0030] 在优选的实施例中，在半导体衬底的表面上形成光致抗蚀剂层，然后采用光刻将 光致抗蚀剂层形成掩模，以暴露有源区以外的区域（该部分区域称为场区）。通过已知的 蚀刻工艺，从光致抗蚀剂掩模中的开口向下蚀刻，去除半导体衬底101的一部分，形成浅沟 槽。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者 使用蚀刻剂溶液的选择性的湿法蚀刻。在蚀刻之后，通过在溶剂中溶解或灰化去除光致抗 蚀剂层。
[0031] 然后，通过已知的沉积工艺，在半导体结构的表面上形成绝缘层，该绝缘层的厚度 至少足以填充浅沟槽。沉积工艺例如是选自电子束蒸发（EBM)、化学气相沉积（CVD)、原子 层沉积（ALD)、溅射中的一种。例如通过化学机械平面化（CMP)平整半导体结构的表面并且 去除绝缘层位于浅沟槽外部的部分，形成浅沟槽隔离（STI)。
[0032] 进一步地，在半导体结构的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀 剂层形成掩模PR1，以暴露P型M0SFET的有源区。采用常规的离子注入和驱入技术，进行 第一次离子注入，在半导体衬底101中形成用于P型M0SFET的N型阱区110,如图2所示。 在离子注入中，掺杂剂经由掩模PR1中的开口进入半导体衬底101中。在离子注入之后，通 过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0033] 为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂（例如 P、As)。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需的深度和获得所需 的掺杂浓度。
[0034] 进一步地，在半导体结构的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀 剂层形成掩模PR2,以暴露N型M0SFET的有源区。采用常规的离子注入和驱入技术，进行 第二次离子注入，在半导体衬底101中形成用于N型M0SFET的P型阱区120,如图3所示。 在离子注入中，掺杂剂经由掩模PR2中的开口进入半导体衬底101中。在离子注入之后，通 过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0035] 为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂（例如 B)。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需的深度和获得所需的掺 杂浓度。
[0036] 在第一次离子注入和第二次离子注入中，N型阱区110和P型阱区120分别由各 自的掩模限定。设计掩模的图案，使得N型阱区110和P型阱区120在半导体结构的表面 上由浅沟槽隔离102隔开，在浅沟槽隔离102下方则隔开一定距离。
[0037] 进一步地，例如采用热氧化，在半导体结构的表面上形成第一栅极电介质103,如 图4所示。在一个示例中，第一栅极电介质103是厚度约10-15纳米的氧化硅。正如下文 所述，第一栅极电介质103将用作N型高压M0SFET和P型高压M0SFET的栅极电介质。
[0038] 进一步地，在半导体结构的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀 剂层形成掩模PR3。采用掩模PR3进行蚀刻。该蚀刻从光致抗蚀剂掩模中的开口向下蚀刻， 去除第一栅极电介质103的暴露部分，如图5所示。由于蚀刻的选择性，该蚀刻可以停止在 N型阱区110和P型阱区120的表面。在蚀刻中，掩模PR3中的图案限定第一栅极电介质 103的形状。在蚀刻后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0039] 进一步地，例如采用热氧化，在半导体结构的表面上形成第二栅极电介质104,如 图6所示。在一个示例中，第二栅极电介质104是厚度约2. 5-4纳米的氧化硅。结果，在N 型阱区110上方形成不同厚度的第一栅极电介质103和第二栅极电介质104,以及在P型阱 区120上方形成形成不同厚度的第一栅极电介质103和第二栅极电介质104。正如下文所 述，第二栅极电介质104将用作N型低压M0SFET和P型低压M0SFET的栅极电介质。
[0040] 进一步地，通过上述已知的沉积工艺，在第一栅极电介质103和第二栅极电介质 104上形成栅极导体105,如图7所示。在一个示例中，栅极导体105是厚度约200纳米的 多晶娃层。
[0041] 进一步地，在半导体结构的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀 剂层形成掩模PR4,以暴露N型M0SFET的有源区。采用常规的离子注入技术，进行第三次离 子注入，如图8所示。在离子注入中，掺杂剂经由掩模PR4中的开口进入栅极导体106。在 离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0042] 正如公知的那样，M0SFET的阈值电压主要由栅极导体与沟道材料的功函数之间的 差异决定。针对N型M0SFET，对栅极导体106掺杂可以改变其功函数，从而调节阈值电压。 [0043] 进一步地，在半导体结构的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀 剂层形成掩模PR5。采用掩模PR5进行蚀刻。该蚀刻从光致抗蚀剂掩模中的开口向下蚀刻， 去除栅极导体105、第一栅极电介质103和第二栅极电介质104的暴露部分，如图9所示。 由于蚀刻的选择性，该蚀刻可以停止在N型阱区110和P型阱区120的表面。在蚀刻中，掩 模PR5中的图案限定栅叠层的形状。在蚀刻后，通过在溶剂中溶解或灰化去除光致抗蚀剂 层。
[0044] 在图9中示出四个M0SFET的栅叠层，从左至右分别是位于N型阱区110中的低压 M0SFET和高压M0SFET、以及位于P型阱区120中的低压M0SFET和高压M0SFET的栅叠层。
[0045] 进一步地，在半导体结构的表面上依次形成掩模PR11、PR7、PR8和PR9,分别经由 相应的掩模执行第四次至第七次离子注入，如图10至13所示。掩模PR11、PR7、PR8和PR9 中每一个暴露一个M0SFET的有源区，同时遮挡其他M0SFET的有源区。在离子注入中，不仅 使用掩模PR11、PR7、PR8和PR9,而且栅极导体105、栅极导体106和浅沟槽隔离102-起 作为硬掩模。在离子注入后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。结果，在N型阱 区110中邻近表面的区域形成P型低压M0SFET的LLD区114和P型高压M0SFET的LLD区 112,以及在P型阱区120中邻近表面的区域形成N型低压M0SFET的LLD区113和N型高 压 M0SFET 的 LLD 区 111。
[0046] 在P型阱区110中的离子注入中采用N型掺杂剂，从而LLD区114和112均为N型 掺杂区，并且LLD区114和112可以具有不同的浓度和分布范围。在N型阱区120中的离 子注入中采用P型掺杂剂，从而LLD区113和111均为P型掺杂区，并且LLD区113和111 可以具有不同的浓度和分布范围。
[0047] 进一步地，通过上述已知的沉积工艺，在半导体结构的表面上形成氮化物层。在一 个示例中，该氮化物层为厚度约5-30nm的氮化硅层。通过各向异性的蚀刻工艺（例如，反 应离子蚀刻），去除氮化物层的横向延伸的部分，使得氮化物层位于栅极导体105和106的 垂直部分保留，从而形成栅极侧墙108,如图14所示。
[0048] 进一步地，在半导体结构的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀 剂层形成掩模PR10。掩模PR10遮挡P型M0SFET的有源区，以及暴露N型M0SFET的有源 区。采用掩模PR10,以及栅极导体106、栅极侧墙108和浅沟槽隔离102 -起作为硬掩模， 进行第八次离子注入。掺杂剂经由掩模PR10中的开口进入P型阱区120中，形成N型源/ 漏区125,如图15所示。N型LDD区122位于栅极侧墙108下方的部分保留。在离子注入 后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0049] 进一步地，在半导体结构的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀 剂层形成掩模PR11。掩模PR11遮挡N型M0SFET的有源区，以及暴露P型M0SFET的有源 区。采用掩模PR11，以及栅极导体105、栅极侧墙108和浅沟槽隔离102 -起作为硬掩模， 进行第九次离子注入。掺杂剂经由掩模PR11中的开口进入N型阱区110中，形成P型源/ 漏区115,如图16所示。P型LDD区112位于栅极侧墙108下方的部分保留。在离子注入 后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0050] 优选地，在用于形成N型M0SFET的源/漏区125和用于形成P型M0SFET的源/ 漏区115的步骤之后，可以在大约1000-1100°C的温度下进行快速退火（spike anneal)，和 /或激光退火（laser anneal)以激活掺杂剂。
[0051] 进一步优选地，在用于形成N型M0SFET的源/漏区125和用于形成P型M0SFET 的源/漏区115的步骤之后，通过上述已知的沉积工艺，在半导体结构的表面形成金属层。 该金属层由选自Ni、W、Ti、Co以及这些元素与其它元素的合金构成的组中的一种组成。在 一个示例中，该金属层是通过溅射沉积的Co层。然后进行热退火，例如在300-500°C的温度 下热退火卜1〇秒钟。
[0052] 热退火使得金属层在N型M0SFET的源/漏区125和P型M0SFET的源/漏区115 的表面进行硅化反应以形成金属硅化物层109,同时，栅极导体105、栅极导体106的表面进 行硅化反应以形成金属硅化物层109。金属硅化物层109可以减小源区和漏区的接触电阻。 通过上述已知的干法蚀刻和湿法蚀刻于硅化物湿法蚀刻去除金属层111未反应的部分，如 图17所示。
[0053] 在图17中示出四个M0SFET，从左至右分别是位于N型阱区110中的低压M0SFET T1和高压MOSFET T2,以及位于P型阱区120中的低压MOSFET T3和高压MOSFET T4。
[0054] 根据该实施例，在结合图1至17描述的步骤之后，可以在所得到的半导体结构上 形成层间绝缘层、位于层间绝缘层中的柱塞、位于层间绝缘层上表面的布线或电极，从而完 成CMOS结构的其他部分。
[0055] 在上述实施例的方法，描述了分别在半导体衬底101中形成N型阱区110和P型 阱区120的步骤。然而，如果半导体衬底101是N型的，则可以仅形成P型阱区120,而未形 成N型阱区110。类似地，如果半导体衬底101是P型的，则可以仅形成N型阱区110,而未 形成P型阱区120。
[0056] 此外，在上述实施例的方法中，描述了分别在N型阱区110中形成具有两种不同栅 极电介质厚度的低压MOSFET和高压M0SFET，以及在P型阱区120中形成具有两种不同栅 极电介质厚度的低压MOSFET和高压MOSFET。然而，应当理解，在N型阱区110和P型阱区 120分别可以形成具有更多种不同栅极电介质厚度的M0SFET，并且每种MOSFET的数量可以 为一个或更多个。
[0057] 应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实 体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存 在任何这种实际的关系或者顺序。而且，术语"包括"、"包含"或者其任何其他变体意在涵 盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要 素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备 所固有的要素。在没有更多限制的情况下，由语句"包括一个……"限定的要素，并不排除 在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0058] 依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不 限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明 书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属 【技术领域】技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利 要求书及其全部范围和等效物的限制。
【权利要求】
1. 一种制造CMOS结构的方法，包括： 在半导体衬底中形成浅沟槽隔离，所述浅沟槽隔离限定用于第一类型的第一和第二 M0SFET的第一区域以及用于第二类型的第三和第四M0SFET的第二区域； 在半导体衬底的第一区域上方形成第一栅叠层和第二栅叠层； 在半导体衬底的第二区域上方形成第三栅叠层和第四栅叠层； 采用第一掩模，以及以第一栅叠层作为硬掩模，注入第一类型的掺杂剂，形成第一类型 的第一轻掺杂漏区； 采用第二掩模，以及以第二栅叠层作为硬掩模，注入第一类型的掺杂剂，形成第一类型 的第二轻掺杂漏区； 采用第三掩模，以及以第三栅叠层作为硬掩模，注入第二类型的掺杂剂，形成第二类型 的第三轻掺杂漏区； 采用第四掩模，以及以第四栅叠层作为硬掩模，注入第二类型的掺杂剂，形成第二类型 的第四轻掺杂漏区； 在第一至第二四栅叠层的侧壁上形成栅极侧墙； 采用第五掩模，以及第一栅叠层、第二栅叠层、栅极侧墙和浅沟槽隔离作为硬掩模，注 入第一类型的掺杂剂，形成第一类型的源/漏区；以及 采用第六掩模，以及第三栅叠层、第四栅叠层、栅极侧墙和浅沟槽隔离作为硬掩模，注 入第二类型的掺杂剂，形成第二类型的源/漏区； 其中，第一至第四掩模分别暴露第一至第四M0SFET的有源区，并且遮挡半导体衬底的 其他区域；以及 第五和第六掩模分别暴露第一区域和第二区域，并且遮挡半导体衬底的其他区域。
2. 根据权利要求1所述的方法，其中第一至第四栅叠层分别包括栅极导体和栅极电介 质，并且栅极电介质位于栅极导体和半导体衬底之间。
3. 根据权利要求2所述的方法，其中第一和第三栅叠层的栅极电介质具有第一厚度， 以及第二和第四栅叠层的栅极电介质具有第二厚度，并且第二厚度大于第一厚度。
4. 根据权利要求2所述的方法，其中在形成第三栅叠层和第四栅叠层的步骤之后，还 包括：对第三和第四栅叠层的栅极导体掺杂以调节其功函数。
5. 根据权利要求2所述的方法，其中栅极导体由多晶硅组成。
6. 根据权利要求1所述的方法，其中在形成浅沟槽隔离和形成第一栅叠层和第二栅叠 层的步骤之间，还包括以下步骤至少之一： 在半导体衬底的第一区域注入第二类型的掺杂剂，形成第二类型的第一阱区；和 在半导体衬底的第二区域注入第一类型的掺杂剂，形成第一类型的第二阱区。
7. 根据权利要求1所述的方法，其中在形成第一类型的源/漏区和形成第二类型的源 /漏区的步骤之后，还包括： 进行快速退火和/或激光退火以激活掺杂剂。
8. 根据权利要求1所述的方法，其中在形成第一类型的源/漏区和形成第二类型的源 /漏区的步骤之后，还包括： 进行硅化以在第一类型的源/漏区和第二类型的源/漏区、栅极叠层的表面形成金属 硅化物层。
9.根据权利要求1所述的方法，其中第一类型为N型和P型中的一种，第二类型为N型 和P型中的另一种。
【文档编号】H01L21/8238GK104143535SQ201410393085
【公开日】2014年11月12日 申请日期:2014年8月11日 优先权日:2014年8月11日
【发明者】游步东, 吕政 , 黄贤国, 彭川 申请人:矽力杰半导体技术(杭州)有限公司