半导体集成电路器件制造方法

专利名称：半导体集成电路器件制造方法
技术领域：
本发明涉及一种在应用于半导体集成电路器件(或者半导体器件)制造方法中的 光刻技术时有效的技术。
背景技术：
在日本待审专利公开号Hei 5(1993)_3沈358(专利文献1)中公开了如下技术，在 该技术中使用具有相互正交的相应带状光屏蔽部分的两个掩模将一个负性抗蚀剂膜曝光 两次以便防止接触孔的拐角部分的形状圆化。在日本待审专利公开号Hei 9(1997)-289153(专利文献2)中公开了如下技术，在 该技术中在使用多晶硅化物栅极电极和与之邻近的按照多晶硅化物图案的正性抗蚀剂的 光刻加工中，使用具有不同屏蔽图案的两个掩模将一个负性抗蚀剂膜曝光两次以便防止图 案的拐角部分的形状圆化。在日本待审专利公开号Hei 11 (1999)-121701(专利文献3)中公开了如下技术， 在该技术中与NOR型半导体存储器器件的浅沟槽隔离(STI)区域的光刻关联，为了避免矩 形图案的端部由于邻近效应而圆化，使用硬掩模图案和由与之正交的抗蚀剂膜形成的线和 间隔图案作为抗蚀掩模来对硅衬底进行干法蚀刻并且由此形成有沟槽。在日本待审专利公开号2006-49737(专利文献4)或者与之对应的美国专利公 开号2009-122609(专利文献5)中公开了如下技术，在该技术中在具有分裂栅极闪存单 元(具有金属氧化物氮化物氧化物半导体(M0N0Q结构或者硅氧化物氮化物氧化物硅 (SONOS)结构)的闪存中防止经由源极区域向与选择写入的存储器单元相邻的未选存储器 单元施加写扰动。在日本待审专利公开号2009-54707(专利文献6)或者与之对应的美国专利公开 号2009-050956(专利文献7)中公开了如下技术，在该技术中在具有分裂栅极闪存单元 (使用MONOS结构或者SONOS结构)的闪存中提高在根据源极侧注入(SSI)方法的写入期 间的抗扰性。[现有技术文献][专利文献][专利文献1]日本待审专利公开号Hei 5(1993)-326358[专利文献2]日本待审专利公开号Hei 9(1997)-289153[专利文献3]
日本待审专利公开号Hei 11(1999)-121701[专利文献4]日本待审专利公开号2006-49737[专利文献5]美国专利公开号2009-122609[专利文献6]日本待审专利公开号2009-54707[专利文献7]美国专利公开号2009-05095
发明内容
在结构为具有共同栅极的多个晶体管单元以阵列布置的半导体集成电路器件中， 在构图浅沟槽隔离(STI)区域的步骤中，具有横向伸长的矩形形状的STI图案需要在纵向 方向上形成为重复图案。当矩形形状的最小尺度与曝光波长(曝光光束或者电磁波的波 长)为相同级别或者更短时，邻近效应在矩形形状的端部变得明显从而增加图案的变形。 担心这样的图案变形可能影响器件参数，比如纵向地穿越端部附近的存储器栅极的栅极宽 度。已经实现本发明以便解决这些问题。本发明的目的在于提供一种可靠性高的半导体集成电路器件的制造工艺。根据本说明书和附图中的陈述将清楚本发明的上述和其它目的以及新颖特征。下文是在本申请中公开的本发明的一个有代表性的方面的概况简述。也就是说，根据本发明的一个方面，在半导体存储器等的存储器单元阵列等的曝 光中，当通过曝光向负性抗蚀剂膜上转移用于蚀刻STI沟槽区域的成组单位开口(其中用 于蚀刻各自具有矩形形状的STI沟槽区域的单位开口布置成行和列)时适当地使用多曝 光，该多曝光包括第一曝光步骤(该步骤使用第一光学掩模，该第一光学掩模具有在列方 向上延伸的成组第一线状开口)和第二曝光步骤(该步骤使用第二光学掩模，该第二光学 掩模具有在行方向上延伸的成组第二线状开口)(其中可以先进行第一曝光步骤或者第二 曝光步骤)。下文是在本申请中公开的本发明的有代表性的方面可实现的效果的简述。也就是说，在半导体存储器等的存储器单元阵列等的曝光中，当通过曝光向负性 抗蚀剂膜上转移用于蚀刻STI沟槽区域的成组单位开口(其中用于蚀刻各自具有水平伸长 的基本上矩形形状的STI沟槽区域的单位开口布置成行和列)时适当地使用多曝光，该多 曝光包括第一曝光步骤(该步骤使用第一光学掩模，该第一光学掩模具有在列方向上延伸 的成组第一线状开口)和第二曝光步骤(该步骤使用第二光学掩模，该第二光学掩模具有 在行方向上延伸的成组第二线状开口)。因此可以避免在矩形形状的端部的邻近效应。


图1是作为如下器件的例子的具有MONOS存储器结构的分裂栅极闪存中的存储器 单元阵列的部分俯视图，该器件作为本发明一个实施例中的半导体集成电路器件制造方法
6的目标；图2是与图1的A-A’横截面对应的器件示意横截面图；图3是图2中所示ONO膜的外围部分Rl的部分放大横截面图；图4是图1中所示分裂栅极闪存中的存储器单元阵列的电路结构图；图5示出了在对图1中所示分裂栅极闪存中的所选单元进行写入、擦除和读取期 间向个别线(选择栅极线、存储器栅极线、源极线和位线)施加的电压的条件例子；图6是图示了在图1中所示分裂栅极闪存中的存储器单元部分、外围电路部分、对 准目标图案和芯片区域之间的相互位置关系的晶片部分俯视图；图7是与图6的B-B’横截面对应的器件工艺流程横截面图(其中存储器单元阵 列部分还对应于图1的A-A”横截面并且同样适用于图8至图四这些后续图)(在沉积用 于加工STI区域的氮化硅膜的步骤中)；图8是与图6的B-B’横截面对应的器件工艺流程横截面图(在涂覆用于加工STI 区域的抗蚀剂膜的步骤中)；图9是与图6的B-B’横截面对应的器件工艺流程横截面图(在构图用于加工STI 区域的抗蚀剂膜的步骤中)；图10是与图6的B-B’横截面对应的器件工艺流程横截面图(在填充和平坦化 STI区域的步骤中)；图11是与图6的B-B’横截面对应的器件工艺流程横截面图(在引入P型阱的步 骤中)；图12是与图6的B-B’横截面对应的器件工艺流程横截面图(在引入N型阱的步 骤中)；图13是与图6的B-B’横截面对应的器件工艺流程横截面图(在栅极氧化和沉积 第一多晶硅层的步骤中)；图14是与图6的B-B’横截面对应的器件工艺流程横截面图(在沉积冠部绝缘膜 的步骤中)；图15是与图6的B-B’横截面对应的器件工艺流程横截面图(在涂覆用于加工存 储器单元部分中的栅极电极的抗蚀剂的步骤中)；图16是与图6的B-B’横截面对应的器件工艺流程横截面图(在加工存储器单元 部分中的栅极电极的步骤中)；图17是与图6的B-B’横截面对应的器件工艺流程横截面图(在去除外围电路部 分中的冠部绝缘膜的步骤中)；图18是与图6的B-B’横截面对应的器件工艺流程横截面图(在沉积ONO膜和第 二多晶硅层的步骤中)；图19是与图6的B-B’横截面对应的器件工艺流程横截面图(在通过自对准来蚀 刻第二多晶硅层的步骤中)；图20是与图6的B-B’横截面对应的器件工艺流程横截面图(在构图用于加工 ONO膜和内栅极电极的抗蚀剂膜的步骤中)；图21是与图6的B-B’横截面对应的器件工艺流程横截面图(在蚀刻ONO膜和内 栅极电极的步骤中)；
图22是与图6的B-B’横截面对应的器件工艺流程横截面图(在涂覆如下抗蚀剂 膜的步骤中，该抗蚀剂膜用于加工外围电路部分中的栅极电极)；图23是与图6的B-B’横截面对应的器件工艺流程横截面图(在加工外围电路部 分中的栅极电极的步骤中)；图M是与图6的B-B’横截面对应的器件工艺流程横截面图(在形成侧壁间隔物 和引入源极/漏极区域的步骤中)；图25是与图6的B-B’横截面对应的器件工艺流程横截面图(在硅化步骤中)；图沈是与图6的B-B’横截面对应的器件工艺流程横截面图(在接触之上沉积氮 化硅膜的步骤中)；图27是与图6的B-B’横截面对应的器件工艺流程横截面图(在沉积预金属 (premetal)绝缘膜的步骤中)；图观是与图6的B-B’横截面对应的器件工艺流程横截面图(在形成钨塞的步骤 中)；图四是与图6的B-B’横截面对应的器件工艺流程横截面图(在形成第一层金属 布线的步骤中)；图30是示出了图8至图10的器件工艺流程横截面中的与图1对应的部分中的光 学掩模(第一光学掩模)的图案例子的掩模平面图(STI形成步骤)；图31是示出了图8至图10的器件工艺流程横截面中的与图1对应的部分中的光 学掩模(第二光学掩模)的图案例子的掩模平面图(STI形成步骤)；图32是示出了图9的器件工艺流程横截面中的与图1对应的部分的器件俯视图 (STI形成步骤)；图33是与图32的X_X’横截面关联的器件横截面图；图34是在图31的步骤之后去除抗蚀剂膜时与图1对应的部分的器件俯视图；图35是与图34的X_X’横截面关联的器件横截面图；图36是在图34的步骤之后沉积衬垫氧化硅膜时与图1对应的部分的器件俯视 图；图37是在图36的步骤之后隔离沟槽各自用二氧化硅膜填充时与图1对应的部分 的器件俯视图；图38是在图37的步骤之后通过化学机械抛光去除不需要的掩埋二氧化硅膜时与 图1对应的部分的器件俯视图；图39是在图38的步骤之后去除氮化硅膜之前执行蚀刻二氧化硅膜时与图1对应 的部分的器件俯视图；图40是在图39的步骤之后执行氮化硅膜去除工艺时与图1对应的部分的器件俯 视图；图41是在图40的步骤之后去除氮化硅膜之后执行二氧化硅膜蚀刻工艺(包括清 洁工艺等)时与图1对应的部分的器件俯视图；图42是用于图示在缩减投影曝光中的晶片的布局、单位曝光区域、芯片区域、对 准目标图案等的晶片部分俯视图(图6对应于芯片及其外围区域R2)；图43是图42的Y方向对准目标图案的放大俯视图44是图42的X方向对准目标图案的放大俯视图；图45是与图44的B_B’横截面对应的对准目标图案例子的放大横截面图；图46是与图44的B_B’横截面对应的对准目标图案的另一例子的放大横截面图；图47是示出了第一光学掩模的例子(当使用正性抗蚀剂时)的掩模平面图，该第 一光学掩模用于加工用于图1的器件部分的硬掩模，该图用于图示在本发明另一实施例中 的半导体器件制造方法中的STI区域的形成工艺；图48是已经使用图47的光学掩模来曝光并且显影的抗蚀剂膜图案(第一抗蚀剂 膜)的平面图；图49是与图48的X-X’横截面对应的器件横截面图；图50是在图49之后的器件横截面图(当完成硬掩模蚀刻时)；图51是在图50之后的器件平面图(当完成第一抗蚀剂膜去除时)；图52是与图51的X-X’横截面对应的器件横截面图；图53是在图52之后的器件横截面图(当涂覆第二抗蚀剂膜时)；图M是示出了用于图1的器件部分的第二光学掩模的例子(当使用正性抗蚀剂 时)的掩模平面图，该图用于图示在本发明另一实施例中的半导体器件制造方法中的STI 区域的形成工艺；图55是在图53之后已经使用图M的光学掩模来曝光并且显影的抗蚀剂膜图案 (第二抗蚀剂膜)的器件平面图；图56是与图55的X_X’横截面对应的器件横截面图；图57是在图55之后的器件平面图(当完成第二抗蚀剂去除时)；图58是在NOR型闪存中的与图1对应的存储器单元阵列部分的器件俯视图，该闪 存示出了如下器件的另一例子，该器件作为本发明各实施例中的半导体器件制造方法的目 标；以及图59是与图58的A-A’横截面对应的器件示意横截面图。
具体实施例方式(说明本发明中的描述形式、基本术语及其使用)1.在本发明中，如果出于便利考虑而必需，则对一个实施例的描述可以使得该实 施例在其描述中划分成多个章节。然而除非另有具体明确描述，否则它们决不相互独立或 者相互完全分开，并且单个例子的个别部分之一是其它个别部分的一部分或者全部的细 节、变化等。在原则上将省略对类似部分的重复描述。除非另有具体明确描述，除非实施例 中的各构成元件在理论上限于具体数字，或者除非根据上下文清楚该构成元件不可或缺， 否则该构成元件并非不可或缺。另外在本发明中，当提到“半导体器件”或者“半导体集成电路器件”时，它主要地 涉及各种单元件晶体管(有源元件)和如下器件，在该器件中电阻器、电容器等在半导体芯 片等(例如单晶硅衬底)之上集成于这样的单元件晶体管周围。可以示出的各种晶体管的 有代表性的例子包括以金属氧化物半导体场效应晶体管(MOSFET)为代表的金属绝缘体半 导体场效应晶体管(MISFET)。可以示出的集成电路结构的有代表性的例子包括以互补金属 氧化物半导体(CM0Q集成电路(该CMOS集成电路为N沟道MISFET和P沟道MISFET的组合)为代表的互补金属绝缘体半导体(CMIS)集成电路。一般而言，用于如今半导体集成电路器件的晶片工艺(即大规模集成(LSI))可以 大致地细分成线前端(FEOL)工艺(从加载作为原材料的硅晶片到预金属工艺等)(该工 艺包括在MI布线层的下端与栅极电极结构等之间形成层间绝缘膜、形成接触孔、掩埋钨塞 等)和线后端(BEOL)工艺(以形成MI布线层作为开始而以在基于铝的焊盘电极等之上的 最终钝化膜中形成焊盘开口作为结束)(晶片级封装工艺也包括在BEOL工艺中)。在FEOL 工艺中，栅极电极构图步骤、接触孔形成步骤等是其中需要特别精细制作的微制作步骤。另 一方面，在BEOL工艺中，在尤其在相对下层(例如在近似四层结构的掩埋布线中的Ml至约 M3和在近似十层结构的掩埋布线中的Ml至约M5)中的局部布线中形成过孔和沟槽的步骤 等中特别需要微制作。注意“丽(通常满足N= 1至约15)”代表从底部算起的第N层，并 且Ml和M3分别为第一层布线和第三层布线。2.类似地，即使当在对实施例等的描述中与材料、构成等关联地使用比如“X包括 A”这样的措词时，除非另有具体明确描述或者除非根据上下文清楚它排除除了 A之外的元 件的材料、构成等作为其主要构成元件之一，否则并不排除包含这样的材料、构成等。例如 当提到成分时，该措词意味着“X包含A作为主要成分”等。将理解即使当提到“硅构件”等 时，它并不限于纯硅，并且也可以包括含SiGe合金的构件、包含硅作为主要成分的多元素 合金、另一添加物等。类似地，也将理解即使当提到“二氧化硅膜”、“基于氧化硅的绝缘膜” 等时，它不仅包括相对纯的未掺杂的二氧化硅而且包括氟硅酸盐玻璃(FSG)、基于TEOS的 氧化硅、碳氧化硅(SiOC)、掺杂碳的氧化硅、有机硅化物玻璃(OSG)、磷硅酸盐玻璃(PSG)、 硼磷硅酸盐玻璃(BPSG)等的热氧化物膜、CVD氧化物膜、涂覆氧化硅(比如旋涂玻璃(SOG) 或者纳米簇硅石(NCS))、通过向与上文提到的构件相同的构件中引入空隙而获得的基于硅 石的低k绝缘膜(有孔绝缘膜)、包含上文提到的膜中的任何膜作为其主要构成元件的具有 另一基于硅的绝缘膜的复合膜等。作为在半导体领域中与基于氧化硅的绝缘膜一起常用的基于硅的绝缘膜有基于 氮化硅的绝缘膜。属于这一系统的材料包括SiN、SiCN、SiNH、SiCNH等。这里当提到“氮化 硅”时，除非另有具体明确描述，否则它包括SiN和SiNH 二者。类似地，当提到“SiCN”时， 除非另有具体明确描述，否则它包括SiCN和SiCNH 二者。SiC具有与SiN的性质类似的性质，但是在多数情况下，SiON更应当分类为基于氧 化硅的绝缘膜。氮化硅膜不仅主要在自对准接触(SAC)技术中用作蚀刻阻止膜，而且在应力记忆 技术(SMT)中用作应力施加膜。类似地，当提到“镍硅化物”时，它通常是指镍单晶硅化物、但是不仅包括相对纯的 镍单晶硅化物而且包括各自包含镍单晶硅化物作为主要成分的合金、混合晶体等。硅化物 也不限于镍硅化物并且可以是常用的钴硅化物、钛硅化物、钨硅化物等。作为用于硅化的金 属膜，不仅可以使用镍(Ni)膜而且可以使用镍合金膜，例如Ni-Pt合金膜(Ni和Pt的合金 膜)、Ni-V合金膜(Ni和V的合金膜)、Ni-Pd合金膜(Ni和Pd的合金膜)、Ni-Yb合金膜 (Ni和％的合金膜)或者Ni-Er合金膜(Ni和Er的合金膜)等。注意这样包含镍作为其 主要金属元素的硅化物一般称为“基于镍的硅化物”。3.类似地，也将理解虽然与图形数字、位置、属性等关联地示出了优选例子，但是除非另有具体明确描述或者除非根据上下文清楚严格地限于该图形数字、位置或属性等， 则并不严格地限于该图形数字、位置或属性等。4.另外，当提到具体数值或者数量时，除非相反地具体明确地描述、除非数值在理 论上限于该数字，或者根据上下文清楚该数值限于该数字，否则它可以多于或者少于该具 体数值。5.当提到“晶片”时，它通常是指半导体集成电路器件(与半导体器件或者电子器 件相同)形成于其之上的单晶硅晶片，但是将理解“晶片”也包括绝缘衬底和半导体层等的 复合晶片，比如外延晶片、SOI衬底或者LCD玻璃衬底。6.当提到“化学机械抛光”或者CMP时，它不仅包括使用浮置研磨颗粒的CMP而且 包括使用固定研磨颗粒的CMP。(实施例的详细描述)将详细地进一步描述本发明的实施例。在各附图中，相同或者类似部分由相同或 者类似标记或者标号表示，并且在原则上将不重复其描述。在附图中，当影线等造成复杂图示时或者当在待加影线的部分与空白空间之间的 区别明显时即使在横截面中也可以省略影线等。与此有关，当根据描述等清楚二维闭合孔 为二维闭合等时，即使该孔也可以让它的背景轮廓略去。另一方面，即使除了横截面之外的 部分也可以加影线以清楚地示出加影线的部分并非空白空间。§ 1.描述作为如下器件的例子的使用MONOS结构或者SONOS结构的分裂栅极闪存 的基本操作等，该器件作为本发明实施例中的半导体集成电路器件制造方法的目标(主要 使用图1至图5)。这里描述的闪存通常用作在中央处理单元(CPU)以及其它芯片如逻辑电路芯片 和信号处理电路芯片中嵌入的嵌入式存储器。因而，布线系统通常例如为多层铜大马士革 布线，但是这里仅描述其第一层布线。注意作为专用存储器，闪存也可以装配于独立芯片 上。图1是作为如下器件的例子的具有MONOS存储器结构的分裂栅极闪存中的存储器 单元阵列的部分俯视图，该器件作为本发明一个实施例中的半导体集成电路器件制造方法 的目标。图2是与图1的A-A’横截面对应的器件示意横截面图。图3是图2中所示ONO 膜的外围部分Rl的部分放大横截面图。图4是图1中所示分裂栅极闪存中的存储器单元 阵列的电路结构图。图5示出了在对图1中所示分裂栅极闪存中的所选单元写入、擦除和 读取期间向个别线(选择栅极线、存储器栅极线、源极线和位线)施加的电压的条件例子。首先将使用图1至图3描述分裂栅极MONOS存储器单元的结构例子，该存储器单 元是如下器件，该器件作为本发明实施例中的半导体集成电路器件制造方法的目标。基于 附图将给出对作为如下器件的例子的使用MONOS结构或者SONOS结构的分裂栅极闪存的存 储器单元结构、其存储器单元阵列的基本结构及其基本操作的描述，该器件作为本发明实 施例中的半导体集成电路器件制造方法的目标。首先将描述存储器单元部分3的结构(存储器单元阵列)。存储器单元部分3具有 二维重复结构，该结构具有存储器单元重复单位区域:3u作为单位单元或者单位晶格。如图 1至图3中所示，半导体衬底1例如包括ρ型单晶硅，并且在其中通过引入浓度比衬底部分 的浓度更高的P型杂质来形成P阱11。在半导体衬底1的第一主表面Ia (器件形成表面，即，与背表面Ib相反的表面)的有源区域中布置用于选择存储器单元的η沟道MISFET (QS) 和用于存储器目的的η沟道MISFET (QM)。存储器单元的漏极区域9以及源极区域8a和8b 例如具有相对低浓度的η—型半导体区域14d和Hs (分别为N型漏极扩展区域和N型源极 扩展区域)以及具有比n_型半导体区域14d和14s (轻度掺杂漏极(LDD)结构)的杂质浓 度更高的相对高杂质浓度的相对高浓度的n+型半导体区域12 (N型高浓度区域)。η—型半 导体区域14d和Hs设置成更接近存储器单元的沟道区域，而η.型半导体区域12设置于 与存储器单元的沟道区域相距的距离与η_型半导体区域14d和Hs对应的位置。在η+型 半导体区域12之上提供硅化物层15a (在源极/漏极区域之上)，比如硅化镍层。在漏极区域9与源极区域8a和8b之间半导体衬底1的主表面Ia之上，上述选 择η沟道MISFET (QS)(即，选择晶体管)的选择栅极电极6a和6b以及上述存储器η沟道 MISFET(QM)(即，存储器晶体管)的存储器栅极电极7a和7b以相邻关系延伸，并且多个存 储器单元在其延伸方向上经由隔离部分如、513、5(3、5(1、^5和5f(STI区域)彼此相邻定位。 也就是说，成对字线6a和6b按照预定空间间隔纵向地穿越以矩阵布置的成组STI区域的 各行。以与在源极/漏极区域之上和上述方式相同的方式，在存储器栅极电极7a和7b 之上提供硅化物层15b，比如硅化镍层。在选择栅极电极6a和6b之上提供冠部绝缘膜19。 此外，在存储器栅极电极7a和7b以外以及在选择栅极电极6a和6b以内提供侧壁间隔物 18。在选择栅极电极6a和6b与半导体衬底1的主表面之间提供栅极绝缘膜16，各栅 极绝缘膜例如包括厚度约为Inm至5nm的薄二氧化硅膜。作为各栅极绝缘膜16，不仅可以 使用二氧化硅膜而且可以使用介电常数比氮化硅膜的介电常数更高的氮氧化硅膜或者金 属氧化物膜，比如二氧化铪膜、氧化铝(矾土)膜或者氧化钽膜。在包括选择栅极电极6a和6b以及冠部绝缘膜19的多层膜的相应一个侧表面之 上以侧壁形状提供存储器栅极电极7a和7b。通过电荷积累绝缘膜17(0N0膜)，在选择栅 极电极6a和6b与存储器栅极电极7a和7b之间提供绝缘，其中在各ONO膜中堆叠下层绝 缘膜17a(在电荷积累膜之下的层中的绝缘膜)、电荷积累层17b (电荷积累膜)和上层绝缘 膜17c(在电荷积累膜之上的层中的绝缘膜)。以竖直地介于绝缘膜17a与17b之间的状态提供例如包括氮化硅膜并且厚度例如 约为5nm至20nm的电荷积累层17b。氮化硅膜是如下绝缘膜，在该绝缘膜中具有离散俘获 能级并且该绝缘膜具有在俘获能级积累电荷的功能。在本实施例中，作为具有俘获能级的 绝缘膜，形成氮化硅膜％，但是具有俘获能级的绝缘膜并不限于氮化硅膜。例如也可以使用 介电常数比氮化硅膜的介电常数更高的高介电常数膜，比如氧化铝(矾土)膜、氧化铪膜或 者氧化钽膜。另外，具有俘获能级的绝缘膜也可以由硅纳米点形成。各绝缘膜17a和17c 例如包括二氧化硅膜等。下层绝缘膜17a的厚度例如约为1. 5nm至6nm，而上层绝缘膜17c 的厚度例如约为Inm至8nm。各绝缘膜17a和17c也可以由含氮二氧化硅膜形成。在选择栅极电极6a和6b以及存储器栅极电极7a和7b之上形成包括氮化硅膜和 二氧化硅膜的层间绝缘膜21 (预金属绝缘膜)。在层间绝缘膜21中形成到达漏极区域9的 接触孔10。与在第一方向(列方向)上延伸的存储器栅极电极7a和7b (或者选择栅极电 极6a和6b)相交的在第二方向(行方向)上延伸的第一层布线23经由掩埋于接触孔10中的塞22(钨塞)耦合到漏极区域9。布线23形成各存储器单元的位线。由于如图1中所示平面配置，所以担心在STI区域5、5b、5d等的构图中其水平伸 长矩形形状可能由于邻近效应等而在其端部2 和24b畸变，从而变化与之邻近提供的 MISFET (QS和QM)的栅极宽度或者变化在端部2 与24b之间的源极区域8的宽度。因此， 在第3节和第5节中，通过工艺改进来克服该问题。接着使用图4将描述分裂栅极MONOS存储器单元的阵列结构例子。注意在图4中 为了图示更简单而示出了仅2X4个存储器单元。耦合个别存储器单元的选择栅极电极6的选择栅极线(字线)CGLO至CGL3、耦合 存储器栅极电极7的存储器栅极线MGLO至MGL3以及耦合源极区域8 (各源极区域由相邻 两个存储器单元共享)的源极线SLO和SLl在第一方向(列方向)上平行延伸。另一方 面，耦合存储器单元的漏极区域9的位线BLO和BLl在第二方向(行方向)、即与选择栅极 线CGLO等正交的方向上延伸。注意在原则上，这些线不仅在电路图中而且在个别存储器单 元或者线的布局中在上文提到的方向上延伸。选择栅极线CGLO等也可以由选择栅极电极 6或者耦合到选择栅极电极6的线形成。在写入或者擦除期间向各源极线SLO和SLl以及存储器栅极线MGLO至MGL3施 加高电压，使得包括高击穿电压MISFET的升压驱动器与之耦合。另一方面，向各选择栅极 线CGLO至CGL3仅施加约为1. 5V的低电压，使得低击穿电压和高速升压驱动器与之耦合。 十六个、三十二个或者六十四个存储器单元耦合到各局部位线。局部位线经由用于选择局 部位线的MISFET耦合到全局位线。全局位线耦合到读出放大器。在图4中所示阵列结构中，各源极线SLO和SLl被独立地布线，而多个存储器栅极 线MGLO至MGL3相互耦合以提供共同存储器栅极线MGL。然而也有可能的是，多个源极线 SLO和SLl可以相互耦合以提供共同源极线，并且多个存储器栅极线MGLO至MGL3可以相互 耦合以提供共同存储器栅极线。通过提供共同线来减少用于驱动个别线的高击穿电压驱动 器的数目以允许减少芯片面积。反言之，也有可能的是，各源极线SLO和SLl以及存储器栅 极线MGLO至MGL3可以被独立地布线。在这一情况下，高击穿电压驱动器的数目增加，但是 可以减少在写入和擦除期间接收扰动的时间。接着将使用图5描述分裂栅极MONOS存储器单元的存储器操作(写入、擦除和读 取)的例子。这里将向电荷积累层17b中电子的注入定义为“写入”而将向电荷积累层17b 中空穴的注入定义为“擦除”。将给出对“写入”的描述。通过所谓SSI方法进行写入。如图5中所示，向所选单元BITl的源极区域8施加 的电压Vs设置成5V，向存储器栅极电极7施加的电压Vmg设置成10V，并且向选择栅极电 极6施加的电压Vsg设置成IV。然后控制向漏极区域9施加的电压Vd,使得在写入期间的 沟道电流具有给定的设置值。这时的电压Vd取决于沟道电流的设置值和选择MISFET(QS) 的阈值电压并且在设置的电流值例如为ι μ A时变为约0. 4V。向P阱11施加的电压Vw* OV。接着将描述在向所选单元BITl施加写入电压时的电荷移动。通过向选择栅极电 极6施加比向漏极区域9施加的电压更高的电压以使选择MISFET (QS)进入接通状态并且 向源极区域8施加正的高电压，电子从漏极区域9流向源极区域8。在沟道区域中流动的电子在选择栅极电极6与存储器栅极电极7之间的边界附近之下在沟道区域(在源极区域8 与漏极区域9之间)中加速以变成热电子。热电子通过向存储器栅极电极7施加的正电压 而被吸引到存储器栅极电极7并且向在存储器栅极电极7之下的电荷积累层17b中注入。 注入的热电子由电荷积累层17b中的俘获能级俘获，因而电子积累于电荷积累层17b中以 提高存储器η沟道MISFET (QM)的阈值电压。接着将给出对“擦除”的描述。如图5的“擦除”列中所示，通过BTBT擦除(其中通过带到带的隧穿(BTBT)现象 来生成空穴并且用电场加速空穴，从而向电荷积累层17b中注入热空穴)或者通过FN擦除 (其中通过!7Owler-Nordheim(FN)隧穿从存储器栅极电极7或者半导体衬底1向电荷积累 层中注入空穴)来进行擦除。在进行BTBT擦除的情况下，向存储器栅极电极7施加的电压Vmg设置成-6V，向源 极区域8施加的电压Vs设置成6V，并且向选择栅极电极6施加的电压Vsg设置成0V，而使 漏极区域9s进入浮置状态。向ρ阱11施加OV(Vw)。当施加上文所示电压时，通过BTBT现 象由在源极区域8与存储器栅极电极7之间施加的电压在源极区域8的端部生成的空穴由 向源极区域8施加的高电压加速以变成热空穴，并且向存储器栅极电极7施加的高电压在 存储器栅极电极7的方向上吸引热空穴而且向电荷积累层17b中注入热空穴。注入的热空 穴由电荷积累层17b中的俘获能级俘获，从而存储器η沟道MISFET(QM)的阈值电压降低。在进行FN擦除(其中从存储器栅极电极7注入空穴)以增加出现空穴的FN隧穿 注入的可能性的情况下采用如下结构，在该结构中，图3中的上层绝缘膜17c的厚度调节成 不多于3nm或者未提供上层绝缘膜17c。在采用具有上层绝缘膜17c的结构的情况下，为 了增加注入空穴的可能性，可以适当地提供如下配置，在该配置中厚度约为Inm的氮化硅 膜或者非晶硅膜插入于存储器栅极电极7与上层绝缘膜17c之间。另一方面，在采用无上 层绝缘膜17c的结构的情况下，为了增加注入空穴的可能性，可以适当地提供具有如下配 置的电荷积累层17b，该配置使用氮氧化硅膜或者在该配置中氮化硅膜和氮氧化硅膜依次 堆叠于半导体衬底之上。作为为了 FN擦除(其中从存储器栅极电极7注入空穴)而施加 的电压，向存储器栅极电极7施加的电压Vmg设置成15V，并且其它施加电压(即向源极区 域8施加的电压Ns、向选择栅极电极6施加的电压Vsg、向漏极区域9施加的电压Vd和向 P阱11施加的电压Vw)各自设置成0V。当施加上文所示电压时，通过FN隧穿从存储器栅 极电极7向电荷积累层17b中注入空穴。此外，向存储器栅极电极7提取在写入期间在电 荷积累层17b中积累的电子。在进行FN擦除(其中从半导体衬底1注入空穴)以增加出现FN隧穿注入空穴的 可能性的情况下采用如下结构，在该结构中，在图3中所示存储器单元中下层绝缘膜17a的 厚度调节成不多于3nm。取而代之，为了增加注入空穴的可能性，采用如下结构，在该结构中 厚度约为Inm的氮化硅膜或者非晶硅膜插入于半导体衬底1与下层绝缘膜17a之间。作为 为了 FN擦除(其中从半导体衬底1注入空穴)而施加的电压，向存储器栅极电极7施加的 电压Vmg设置成-15V，并且其它施加电压(即，向源极区域8施加的电压Vs、向选择栅极电 极6施加的电压Vsg、向漏极区域9施加的电压Vd和向ρ阱11施加的电压V w)各自设置 成0V。当施加上文所示电压时，通过隧穿从半导体衬底1向电荷积累层17b中注入空穴。 此外，向半导体衬底1提取在写入期间在电荷积累层17b中积累的电子。接着将给出对“读取”的描述。
如图5的“读取”列中所示，通过两类如下方法进行读取，在这些方法中通过允许 电流在与用于写入的方向相反的方向上流动以及允许电流在与用于写入的方向相同的方 向上流动来进行读取。如图5中所示，在允许电流在与用于写入的方向相反的方向上流动 以进行读取的情况下，向漏极区域9施加的电压Vd设置成1. 5V，向源极区域8施加的电压 Vs设置成0V，向选择栅极电极6施加的电压Vsg设置成1. 5V，并且向存储器栅极电极7施 加的电压Vmg设置成1.5V。在允许电流在与用于写入的方向相同的方向上流动以进行读取 的情况下，向漏极区域9施加的电压Vd和向源极区域8施加的电压Vs被切换并且分别设 置成OV和1. 5V。在存储器η沟道MISFET(QM)在写入状态中的阈值电压与存储器η沟道 MISFET(QM)在擦除状态中的阈值电压之间设置在读取期间向存储器栅极电极7施加的电 压Vmg。当在写入状态中和在擦除状态中的相应阈值电压设置成4V和-IV时，在读取期间 的前述电压Vmg具有介于其间的中间值。通过将电压Vmg设置成该中间值，即使在数据留 置期间在写入状态中的阈值电压降低2V或者在擦除状态中的阈值电压上升2V，仍然可以 识别写入状态或者擦除状态，从而数据留置性质的裕度增加。如果充分低地设置存储器单 元在擦除状态中的阈值电压，则也可以将在读取期间的电压Vmg设置成0V。通过将在读取 期间的电压Vmg设置成0V，可以避免读取扰动、即由于向存储器栅极电极MG施加电压所致 的阈值电压波动。§ 2.本发明实施例中的半导体集成电路器件制造方法中的晶片工艺等的概况的 描述(主要使用图6至图四)。图6是图示了在图1中所示分裂栅极闪存中的存储器单元部分、外围电路部分、对 准目标图案和芯片区域之间的相互位置关系的晶片的部分俯视图。图7是与图6的B-B’ 横截面对应的器件工艺流程横截面图(其中存储器单元阵列部分还对应于图1的A-A”横 截面并且同样适用于图8至图四这些后续图)(在沉积用于加工STI区域的氮化硅膜的步 骤中)。图8是与图6的B-B’横截面对应的器件工艺流程横截面图(在涂覆用于加工STI 区域的抗蚀剂膜的步骤中)。图9是与图6的B-B’横截面对应的器件工艺流程横截面图 (在构图用于加工STI区域的抗蚀剂膜的步骤中)。图10是与图6的B-B’横截面对应的 器件工艺流程横截面图(在填充和平坦化STI区域的步骤中)。图11是与图6的B-B’横 截面对应的器件工艺流程横截面图(在引入P型阱的步骤中)。图12是与图6的B-B’横 截面对应的器件工艺流程横截面图(在引入N型阱的步骤中)。图13是与图6的B-B’横 截面对应的器件工艺流程横截面图(在栅极氧化和沉积第一多晶硅层的步骤中)。图14是 与图6的B-B’横截面对应的器件工艺流程横截面图(在沉积冠部绝缘膜的步骤中)。图 15是与图6的B-B’横截面对应的器件工艺流程横截面图(在涂覆用于加工存储器单元部 分中的栅极电极的抗蚀剂的步骤中)。图16是与图6的B-B’横截面对应的器件工艺流程 横截面图(在加工存储器单元部分中的栅极电极的步骤中)。图17是与图6的B-B’横截 面对应的器件工艺流程横截面图(在去除外围电路部分中的冠部绝缘膜的步骤中)。图18 是与图6的B-B’横截面对应的器件工艺流程横截面图(在沉积ONO膜和第二多晶硅层的 步骤中)。图19是与图6的B-B’横截面对应的器件工艺流程横截面图(在通过自对准来 蚀刻第二多晶硅层的步骤中)。图20是与图6的B-B’横截面对应的器件工艺流程横截面 图(在构图用于加工ONO膜和内栅极电极的抗蚀剂膜的步骤中)。图21是与图6的B-B’横截面对应的器件工艺流程横截面图(在蚀刻ONO膜和内栅极电极的步骤中)。图22是与 图6的B-B’横截面对应的器件工艺流程横截面图(在涂覆如下抗蚀剂膜的步骤中，该抗蚀 剂膜用于加工外围电路部分中的栅极电极)。图23是与图6的B-B’横截面对应的器件工 艺流程横截面图(在加工外围电路部分中的栅极电极的步骤中)。图对是与图6的B-B’ 横截面对应的器件工艺流程横截面图(在形成侧壁间隔物和引入源极/漏极区域的步骤 中)。图25是与图6的B-B’横截面对应的器件工艺流程横截面图(在硅化步骤中)。图 26是与图6的B-B’横截面对应的器件工艺流程横截面图(在接触之上沉积氮化硅膜的步 骤中)。图27是与图6的B-B’横截面对应的器件工艺流程横截面图(在沉积预金属绝缘 膜的步骤中)。图观是与图6的B-B’横截面对应的器件工艺流程横截面图(在形成钨塞 的步骤中)。图四是与图6的B-B’横截面对应的器件工艺流程横截面图(在形成第一层 金属布线的步骤中)。基于附图将给出对本发明一个实施例中的半导体集成电路器件制造 方法中的晶片工艺的概况的描述。首先参照图6将描述目标器件等在晶片1之上的布局。如图6中所示，存储器单 元部分3 (存储器单元阵列)占用芯片区域2的部分。芯片区域2是实际产品电路形成于 其中的产品电路区域。在存储器单元部分3附近通常提供具有CMOS或者CMIS结构的存储 器外围电路4。在芯片区域2以外的划片区域64中放置对准目标图案25。对准目标图案 25包括X方向对准目标图案25x、Y方向对准目标图案25y等。接着使用与图6的B-B’横 截面对应的器件横截面(其中存储器单元阵列部分还对应于图1的A-A”横截面)将描述 晶片工艺的概况。注意由于图示限制，所以下文所示各横截面描绘了各存储器单元部分3、 存储器外围电路4、X方向对准目标图案2 等的一部分。示出了存储器外围电路4中的具 有CMOS或者CMIS结构的P沟道部分的一部分。如图7中所示，相应横截面对应于从左到右布置的存储器单元阵列3、外围电路部 分4和对准目标图案部分25。作为起始材料，制备晶片1。可以示出的晶片1的例子包括 P型单晶硅晶片(基于硅的单晶晶片)等。注意晶片1可以是外延晶片或者SOI晶片。在 其尺寸方面可以示出的晶片1的例子包括300Φ晶片(具有直径约为300mm的基本上圆形 形状)。注意除此之外也可以示出200 Φ晶片、450Φ晶片等作为其例子。下文将描述工艺 步骤。如图7中所示，在晶片1的基本上整个第一主表面Ia(与背表面Ib相反)之上首 先通过热氧化来形成厚度例如约为IOnm的二氧化硅膜(焊盘氧化硅膜)26。作为热氧化工 艺，可以适当地使用在减压之下在例如氢/氧混合气体氛围中的单晶片灯加热方法(该方 法也可以是批处理)等(下文称为“吐/02混合气体氛围的减压氧化”)。形成焊盘氧化硅膜 26以在加工STI区域时保护晶片1免受蚀刻损坏。随后在焊盘氧化硅膜沈的基本上整个 表面之上通过化学气相沉积(CVD)方法等沉积厚度例如约为90nm的用于加工STI区域的 氮化硅膜27。接着如图8中所示，在氮化硅膜27的基本上整个表面之上涂覆用于加工STI区域 的抗蚀剂膜观。随后通过第3节或者第4节中的光刻工艺等加工用于加工STI区域的抗蚀 剂膜观涂覆于其之上的晶片1。这里例如与第3节对应仅描述形成STI区的步骤的概况 (其细节参见第3节)。也就是说，通过第3节中所示方法对抗蚀剂膜28进行显影以获得如图9中所示状态。随后在构图的抗蚀剂膜观的状态中执行各向异性干法蚀刻以蚀刻硅膜27、焊盘氧化硅 膜26和晶片1的第一主表面Ia(硅构件的表面区域)并且形成隔离沟槽。随后去除抗蚀 剂膜观。另外，在晶片1的主表面Ia之上并且在隔离沟槽中，例如通过CVD方法等沉积掩 埋的绝缘膜5。随后通过化学机械抛光(CMP)方法等平坦化晶片1的第一主表面Ia以获得如图 10中所示状态，由此完成STI区域5 (以矩阵布置的成组STI区域)和目标图案25。在图 10中，为了便于描述，通过例子的方式示出X方向对准目标图案25x。然而在形成STI区域 5 (以矩阵布置的成组STI区域)和目标图案25x同时也形成Y方向对准目标图案25y。接 着如图11中所示，在除了存储器单元部分3之外的部分由抗蚀剂膜四覆盖以便引入P阱 的状态中，通过离子注入在存储器单元部分3中形成P阱11。接着如图12中所示，在除了外围电路部分4之外的部分由抗蚀剂膜31覆盖以便 引入N阱的状态中，通过离子注入来形成N阱32。随后去除抗蚀剂膜31。接着如图13中所示，在晶片1的第一主表面Ia之上，例如通过压/02混合气体氛 围的减压氧化来形成厚度例如约为7nm的栅极绝缘膜16。另外，在栅极绝缘膜16之上，例 如通过CVD方法等沉积厚度例如约为140nm的第一层多晶硅膜33。接着如图14中所示，在第一层多晶硅膜33之上，例如通过CVD方法等沉积例如包 括下层冠部氧化硅膜19a(厚度例如约为lOnm)和上层冠部氮化硅膜19b(厚度例如约为 50nm)的冠部绝缘膜19。接着如图15中所示，在冠部绝缘膜19之上涂覆用于构图选择栅极的抗蚀剂膜34。 随后向光刻装置(包括曝光装置)中引入抗蚀剂膜34涂覆于其之上的晶片1，并且使用X 方向对准目标图案2 来执行在X方向(行方向)上的对准。类似地，使用Y方向对准目 标图案25y来执行在Y方向(列方向)上的对准，并且使用光学掩模来进行存储器单元部 分3的选择性曝光(也就是说，使用各自使用第3节中描述的图30的掩模而转移的X方向 对准目标图案2 和Y方向对准目标图案25y来执行在X方向和Y方向上的对准)。这意 味着使用以矩阵布置的成组STI区域在X方向上的位置作为参考来在选择栅极的构图期间 的对准。因而如图1中所示，可以最小化例如在STI区域恥的端部2 与选择栅极电极6a 之间在X方向(行方向)上的移位。这里如果假设例如使用正性抗蚀剂，则在外围电路部分4中的抗蚀剂基本上未曝 光，而在对准目标图案25之上的抗蚀剂基本上完全曝光。在这样进行曝光之后，对抗蚀剂 膜34进行显影工艺。使用构图的抗蚀剂膜34作为掩模来执行各向异性干法蚀刻以获得如图16中所示 状态。也就是说，形成包括选择栅极电极6a和冠部绝缘膜19的多层膜以及包括选择栅极 电极6b和冠部绝缘膜19的多层膜。随后去除抗蚀剂膜34。接着如图17中所示，当去除外围电路部分4中的第一层多晶硅膜33之上形成的 冠部绝缘膜19b时，在除了外围电路部分4之外的部分由抗蚀剂膜35覆盖的状态中，向晶 片1的第一主表面Ia执行湿法蚀刻(例如使用基于热磷酸的氮化硅膜蚀刻剂和基于氢氟 酸的二氧化硅膜蚀刻剂)，由此去除外围电路部分4中的冠部绝缘膜19b。在去除冠部绝缘 膜1%的步骤中，使用冠部绝缘膜19a作为蚀刻停止物。随后去除抗蚀剂膜35。对形成于 外围电路部分4中的冠部绝缘膜19a进行后续清洁步骤等并且去除该膜。
接着如图18中所示，例如通过CVD方法等在晶片1的基本上整个第一主表面Ia 之上沉积氧化物氮化物氧化物(ONO)膜17。随后在晶片1的基本上整个主表面Ia之上，例 如通过CVD方法等沉积厚度例如约为50nm的第二层多晶硅膜36。接着如图19中所示，向晶片1的基本上整个第一主表面Ia执行各向异性干法蚀 刻以在包括选择栅极电极6a和冠部绝缘膜19的多层膜以及包括选择栅极电极6b和冠部 绝缘膜19的多层膜的相应两侧上留下侧壁形状的第二层多晶硅膜36，该膜的一部分适于 作为存储器栅极电极7a和7b。接着如图20中所示，在存储器单元部分3中的各对选择栅极电极6a和6b的部分、 将在其中留下的存储器栅极电极7a和7b、外围电路部分4以及对准目标图案部分25由抗 蚀剂膜37覆盖的状态中，依次执行多晶硅的各向异性干法蚀刻以去除暴露的第二层多晶 硅膜36。然后在去除抗蚀剂膜37之后，执行对二氧化硅膜、氮化硅膜等的湿法蚀刻以去除 暴露的ONO膜17从而获得如图21中所示状态。以这一方式，沿着成对字线6a和6b通过 自对准来形成第一电极线7a和第二电极线7b。接着如图22中所示，用于加工存储器外围电路栅极的抗蚀剂膜38涂覆于晶片1 的基本上整个第一主表面Ia之上。随后向光刻装置(包括曝光装置)中引入抗蚀剂膜38 涂覆于其之上的晶片1，并且使用X方向对准目标图案2 和Y方向对准目标图案25y (换 而言之，使用第3节中描述的图30的光学掩模通过曝光而转移的目标图案)来执行在X方 向(行)方向和Y方向(列方向)上的对准，并且使用光学掩模来进行外围电路部分4的 选择性曝光。如果假设例如使用正性抗蚀剂，则在存储器单元部分3中并且在对准目标图 案25之上的抗蚀剂基本上未曝光。在这样进行曝光之后，对抗蚀剂膜38进行显影工艺。这 里已经给出对如下情况的描述，在该情况下在构图将在外围电路部分4中形成的电极6c期 间也使用各自在构图选择栅极电极6期间使用的X方向对准目标图案25x和Y方向对准目 标图案25y。在这一情况下，对于在外围电路部分4中的STI区域5的曝光，优选使用通过 使用图30的光学掩模进行曝光而转移的目标图案。然而对于在外围电路部分中的STI区 域5的曝光，也可以使用通过使用图31的光学掩模进行曝光而转移的目标图案。在该情况 下，优选的是除了 X方向对准目标图案2 和Y方向对准目标图案25y之外，还使用图31 的光学掩模来形成各自在构图将在外围电路部分4中形成的电极6c期间使用的X方向对 准目标图案和Y方向对准目标图案。接着如图23中所示，使用构图的抗蚀剂膜38作为掩模来执行各向异性干法蚀刻 以在外围电路部分4中形成栅极电极6c。随后去除抗蚀剂膜38。接着参照图M将给出对形成侧壁间隔物18以及通过离子注入向个别部分中引入 源极/漏极区域的描述。如图M中所示，在形成侧壁间隔物18之前依次引入N型漏极扩 展区域14d、N型源极扩展区域14s、P型扩展区域41等。然后在晶片1的基本上整个主表 面Ia之上，例如通过CVD方法等沉积二氧化硅膜作为绝缘膜。随后执行各向异性干法蚀刻 以形成侧壁间隔物18。随后依次引入P型高浓度区域42、N型高浓度区域12等。这里作 为用于形成侧壁间隔物的绝缘膜，使用二氧化硅膜，但是用于形成侧壁间隔物的绝缘膜并 不限于二氧化硅膜。侧壁间隔物也可以由氮化硅膜或者二氧化硅膜和氮化硅膜的多层膜形 成。接着如图25中所示，作为硅化物层15a(在源极/漏极区域之上)和硅化物层15b (在存储器栅极之上)，例如形成硅化镍层。作为硅化物层15b，除了硅化镍层之外，也可 以形成硅化钴层、硅化钛层或者含钼的硅化镍层。接着如图沈中所示，在晶片1的基本上整个第一主表面Ia之上，例如通过DVD方 法等沉积作为预金属绝缘膜21 —部分的氮化硅膜21a(具有的厚度例如约为40nm)。接着如图27中所示，在晶片1的基本上整个主表面之上依次沉积各自为预金属绝 缘膜21 —部分的基于臭氧TEOS氧化硅的膜21b (具有的厚度例如约为170nm)和基于等离 子体TEOS氧化硅的膜21c (具有的厚度例如约为IOOnm)。随后按照需要执行通过CMP工艺 的平坦化。也有可能的是，可以进一步形成例如基于等离子体TEOS氧化硅的膜。接着如图观中所示，形成接触孔，并且在其中经由钛和氮化钛等的阻挡金属膜掩 埋钨塞22。接着如图四中所示，通过单大马士革方法形成第一层铜掩埋布线23(位线)。随 后堆叠所需数目的布线层和层间绝缘膜以完成器件。§3.本发明实施例中的半导体集成电路器件制造方法中的STI区域形成工艺(多 曝光工艺)等的描述(主要使用图30至图41)图30是示出了图8至图10的器件工艺流程(STI形成步骤)横截面中的与图1 对应的部分中的光学掩模(第一光学掩模)的图案例子的掩模平面图。图31是示出了图8 至图10的器件工艺流程(STI形成步骤)横截面中的与图1对应的部分中的光学掩模(第 二光学掩模)的图案例子的掩模平面图。图32是示出了图9的器件工艺流程(STI形成步 骤)横截面中的与图1对应的部分的器件俯视图。图33是与图32的X-X’横截面关联的 器件横截面图。图；34是在图31的步骤之后去除抗蚀剂膜时与图1对应的部分的器件俯视 图。图35是与图34的X-X’横截面关联的器件横截面图。图36是在图34的步骤之后沉 积衬垫氧化硅膜时与图1对应的部分的器件俯视图。图37是在图36的步骤之后隔离沟槽 各自用二氧化硅膜填充时与图1对应的部分的器件俯视图。图38是在图37的步骤之后通 过化学机械抛光去除不需要的掩埋二氧化硅膜时与图1对应的部分的器件俯视图。图39 是在图38的步骤之后去除氮化硅膜之前执行蚀刻二氧化硅膜时与图1对应的部分的器件 俯视图。图40是在图39的步骤之后执行氮化硅膜去除工艺时与图1对应的部分的器件俯 视图。图41是在图40的步骤之后去除氮化硅膜之后执行二氧化硅膜蚀刻工艺(包括清洁 工艺等)时与图1对应的的部分器件俯视图。基于附图将给出对本发明实施例中的半导体 集成电路器件制造方法中的形成STI区域的工艺(多曝光工艺)的描述。在第2节中描述的图8的状态中，向缩减投影曝光装置中引入晶片1，并且例如以 图号为序使用如图30和图31中所示第一光学掩模43和第二光学掩模46将用于加工STI 区域的抗蚀剂膜观(这里为负性抗蚀剂膜)曝光。也就是说，在个别曝光步骤之间无显影 步骤时，使用第一光学掩模43和第二光学掩模46来连续进行两个曝光步骤。注意曝光步 骤的顺序可以颠倒。在第一光学掩模43中提供成组第一线状开口 44和限定第一线状开口 44的掩模光屏蔽部分45。另一方面，在第二光学掩模46中提供成组第二线状开口 47和限 定第二线状开口 47的掩模光屏蔽部分45。当对抗蚀剂膜观进行显影时获得如图32中所 示图案。也就是说，在抗蚀剂膜观中，以布置于列方向和行方向上的矩阵形成多个单位开 口 48，各单位开口具有在行方向上比在列方向上更长的基本上矩形形状。因此使用相应两 个光学掩模43和46来进行曝光步骤，并且通过后续显影从抗蚀剂膜28产生如图32中所示图案。因此有必要使第3节中使用的抗蚀剂膜观为负性抗蚀剂膜。接着如图33中所示，在有显影的抗蚀剂膜观的状态中向用于加工STI区域的氮 化硅膜27、焊盘氧化硅膜沈和晶片1的第一主表面Ia的硅表面区域执行各向异性干法蚀 刻工艺，从而形成STI区域5、即隔离沟槽。通过将掩模用于相应方向的在两个正交方向上 这样进行曝光步骤，可以避免在各矩形形状的端部的邻近效应，并且可以避免矩形形状的 端部被圆化。这是因为在本实施例中在形成STI区域5期间，使用无拐角部分的相应两个 线状掩模来进行两个曝光步骤以形成具有矩形形状的抗蚀剂膜观。由于线状掩模无端部 或者无拐角部分，所以它们不受邻近效应影响。当矩形形状的端部被圆化时，在STI区域5 的圆化区域之上不合需要地形成存储器栅极电极7，这造成担心存储器单元的特性波动。然 而根据本实施例，可以避免存储器单元特性的这种波动。此外无需保证对圆化有考虑的裕 度，并且可以在尺寸上缩减存储器单元区域。当去除抗蚀剂膜观时提供如图34和图35中 所示状态。注意，可以用与在存储器单元部分3中相同的方式进行对外围电路部分4中的 STI区域5的构图，但是一般而言，如果使用图30和图31的光学掩模中的任一个来执行构 图，则实现更简单的工艺。在第5节中描述的方法中，可以用与在存储器单元部分3中相同 的方式进行对外围电路部分4中的STI区域5的构图，但是一般而言，如果使用图47和图 54的光学掩模中的任一个来执行构图，则实现更简单的工艺。在利用第5节中描述的方法 的情况下，如果考虑到与其它部分的兼容，则最优选使用图M的光学掩模。接着如图36中所示，通过对暴露的隔离沟槽5的内表面进行热氧化工艺来形成衬 垫氧化硅膜49。注意，热氧化工艺也可以是上述H2/02混合气体氛围的减压氧化。在该情 况下，也氧化用于加工STI区域的氮化硅膜27的表面。接着如图37中所示，在晶片1的基本上整个主表面Ia之上，例如通过使用高密度 等离子体(HDP)的CVD方法来沉积掩埋的绝缘膜5，例如二氧化硅膜。接着如图38中所示，使用氮化硅膜27作为停止物向晶片1的第一主表面Ia执行 CMP工艺。然后如图39中所示，使用基于氢氟酸的蚀刻剂回蚀暴露的过量掩埋的绝缘膜5。 随后如图40中所示，使用热磷酸等来去除氮化硅膜27。另外，通过使用基于氢氟酸的蚀刻 剂来执行表面清洁工艺，去除焊盘氧化硅膜沈和掩埋的绝缘膜5的表面层，从而获得如图 41中所示状态。这完全是第2节中描述的图10的状态。§4.在本发明实施例中的半导体集成电路器件制造方法中的曝光步骤中使用的 对准目标图案等的描述(主要使用图42至图46)图42是用于图示在缩减投影曝光中的晶片的布局、单位曝光区域、芯片区域、对 准目标图案等的晶片部分俯视图(图6对应于芯片及其外围区域R2)。图43是图42的Y 方向对准目标图案的放大俯视图。图44是图42的X方向对准目标图案的放大俯视图。图 45是与图44的B-B’横截面对应的对准目标图案例子的放大横截面图。图46是与图44的 B-B’横截面对应的对准目标图案的另一例子的放大横截面图。基于附图将给出对在本发明 各实施例中的半导体集成电路器件制造方法中的曝光工艺中使用的对准目标图案的描述。在第3节中描述的STI区域的构图、栅极电极的构图等中使用的光刻工艺中的曝 光工艺如缩减投影曝光中，如图42中所示，在可以在使用光学掩模对晶片1的曝光中一次 曝光的区域(即单位曝光区域13 (拍摄区域))中通常包括多个芯片区域2。在多个芯片区 域2之间的划片区域64中通常存在对准目标图案25，各对准目标图案由个别构图的层形成(一般而言，多个对准目标图案25存在于单位构图层的各方向上)。在各曝光步骤中的 对准期间，各自属于先前工艺层的合适目标图案25通常组合成用于X方向和Y方向的目标 图案集并且加以使用。也可以将属于不同工艺层的目标图案用于X方向和Y方向，但是优 选使用通过同一曝光步骤形成的目标图案。在本发明中，作为在构图选择栅极电极6时使 用的目标图案，使用在STI区域形成工艺中产生的X方向对准目标图案2 和Y方向对准 目标图案25y。当在列方向上延伸的线状开口 44形成于抗蚀剂膜观中时，优选地通过曝光 步骤来形成当在蚀刻选择栅极电极6期间使用抗蚀剂膜时的X方向对准目标图案2 和Y 方向对准目标图案25y。这是因为通过在列方向上延伸的线状开口 44，确定在存储器单元 阵列形成于其中的区域中STI区域5在行方向上的宽度，并且有必要参照宽度指定选择栅 极电极6的位置。这可以允许避免在选择栅极电极6的侧壁之上形成为侧壁形状的存储器 栅极电极7形成于STI区域5的端部附近，并且稳定存储器单元的特性。在图43中示出了在STI区域形成工艺中形成的各目标图案25的Y方向对准目标 图案25y的整体平面图。在这一例子中，在对准目标图案中的各元件图案2 具有矩形形 状(同样适用于在X方向对准目标图案2 中的元件图案)，但是它并不限于矩形形状。元 件图案2 也可以具有另一形状。类似地，在图44中示出了在STI区域形成工艺中形成的 各目标图案25的X方向对准目标图案25x的整体平面图。与图22和图15对应，在各图45 和图46中示出了图44的B-B，横截面。这里，在图46中，各种膜存在于对准目标图案25 之上，但是由于在半导体衬底1和对准目标图案的元件图案2 之间的界面中的水平差异 而可以光学地识别对准目标图案25。然而在图45中可以更清楚地识别对准目标图案25。 在图46中，STI区域具有少量水平差异并且处于几乎平坦的状态中。因而当各种膜形成于 目标图案之上时可能难以光学地识别它。在该情况下，在形成STI区域之后、即在图10中 所示步骤之后添加掩模，形成比如用于曝光对准目标图案部分25这样的抗蚀剂膜，然后蚀 刻在STI区域中形成的掩埋的绝缘膜5以增强在晶片1与目标图案之间的水平差异。利用 增强的水平差异，即使在随后形成各种膜时，形成的各种膜仍然反映增强的水平差异，从而 目标图案的光学识别是容易的。§ 5.在本发明另一实施例中的半导体集成电路器件制造方法中的STI区域形成 工艺(复合掩模工艺)等的描述(主要使用图47至图57)在第5节中描述的STI区域形成工艺是在第3节中描述的例子的一种变化。在第 5节中描述的工艺包括更复杂的步骤、但是优点在于可以使用正性抗蚀剂。将理解，如果必 要则也可以在任一掩模或各掩模之上使用负性抗蚀剂。图47是示出了第一光学掩模的例子(当使用正性抗蚀剂时)，的掩模平面图，该第 一光学掩模用于加工用于图1的器件部分的硬掩模，该图用于图示在本发明另一实施例中 的半导体器件制造方法中的STI区域的形成工艺。图48是已经使用图47的光学掩模来曝 光并且显影的抗蚀剂膜图案(第一抗蚀剂膜)的平面图。图49是与图48的X-X’横截面 对应的器件横截面图。图50是在图49之后的器件横截面图(当完成硬掩模蚀刻时)。图 51是在图50之后的器件平面图(当完成第一抗蚀剂膜去除时)。图52是与图51的X-X’ 横截面对应的器件横截面图。图53是在图52之后的器件横截面图(当涂覆第二抗蚀剂膜 时)。图M是示出了用于图1的器件部分的第二光学掩模的例子(当使用正性抗蚀剂时) 的掩模平面图，该图用于图示在本发明另一实施例中的半导体器件制造方法中的STI区域的形成工艺。图阳是在图53之后已经使用图M的光学掩模来曝光并且显影的抗蚀剂膜 图案(第二抗蚀剂膜)的器件平面图。图56是与图55的X-X’横截面对应的器件横截面 图。图57是在图55之后的器件平面图(当完成第二抗蚀剂去除时)。基于附图将给出对 本发明另一实施例中的半导体集成电路器件制造方法中的STI区域的形成工艺(复合掩模 工艺)。在第2节中描述的图7的状态中，在用于加工STI区域的氮化硅膜27之上，例如 通过CVD方法等沉积厚度例如约为30nm的基于氧化硅的膜作为用于加工STI区域的硬掩 模氧化硅膜51。硬掩模氧化硅膜51在蚀刻STI单位沟槽区域的后续步骤中用作蚀刻掩模。 因而在第5节中使用硬掩模氧化硅膜51，但是蚀刻掩模并不限于此。可以适当地使用任何 蚀刻掩模，只要它对由硅制成的晶片具有高度的蚀刻选择性。随后以与图8中相同的方式， 在用于加工STI区域的硬掩模氧化硅膜51之上涂覆用于加工STI区域的抗蚀剂膜观。随 后向缩减投影曝光装置中弓丨入晶片1，并且使用图47中所示第一光学掩模43来执行缩减投 影曝光。然而在这一例子中，图8的用于加工STI区域的抗蚀剂膜观是用于加工STI区域 的第一抗蚀剂膜^a (该膜为正性抗蚀剂)。第一光学掩模43包括成组第一线状屏蔽区域 讨、介于其间的掩模开口 55等。在曝光之后，当对抗蚀剂膜观&进行显影时，线状的用于加工STI区域的第一抗蚀 剂膜28a如图48中所述保留于用于加工STI区域的硬掩模氧化硅膜51之上。在图49中 示出了其X-X’横截面。接着在这一状态中，如图50中所示，例如通过各向异性干法蚀刻等来构图用于加 工STI区域的硬掩模氧化硅膜51，由此形成成组第一线状膜52 (图51和图52)。随后当去 除第一抗蚀剂膜时提供如图51和图52中所示状态。接着如图53中所示，在晶片1的基本上整个第一主表面Ia之上涂覆用于加工STI 区域的第二抗蚀剂膜28b (例如正性抗蚀剂)。接着如图M中所示，制备第二光学掩模46， 该掩模包括成组第二线状屏蔽区域57、介于其间的掩模开口 55等。随后向缩减投影曝光 装置中引入第二抗蚀剂膜28b涂覆于其之上的晶片1，并且使用图M中所示第二光学掩模 46来执行缩减投影曝光。在曝光之后，当对抗蚀剂膜28b进行显影时获得成组第二线状膜 53 (图 55)。接着在有相互正交的成组第一线状膜52和成组第二线状膜53的状态中，向晶片 1的第一主表面Ia执行各向异性干法蚀刻等以蚀刻用于加工STI区域的氮化硅膜27、焊盘 氧化硅膜沈和晶片1的表面Ia的硅构件。因而如图55和图56中所示，形成隔离沟槽5、 即STI单位沟槽区域，各沟槽区域具有在行方向上比在列方向上更长的基本上矩形形状并 且呈现在列方向和行方向上的矩形配置。以与第3节中相同的方式，使用两个线状掩模来 进行两个曝光步骤，并且使用各自这样形成的成组第一线状膜52和成组第二线状膜53作 为用于各自具有矩形形状的STI单位沟槽区域的蚀刻掩模。因此可以避免STI区域5的端 部被圆化。此外，在第5节中，对于用于STI单位沟槽区域的各蚀刻掩模，使用包括二氧化 硅膜的成组线状膜52。因而可以形成STI区域5，使得其端部比在第3节中形成的STI区 域5的端部更少圆化。然而因此添加用于形成包括二氧化硅膜的成组线状膜52的额外步 马聚ο随后当去除抗蚀剂膜28b时，晶片的上表面处于如图57中所示状态中。这一状态对应于第3节中的图35，并且随后可以适当地连续进行与第3节中基本上相同的工艺。通 过后续CMP工艺自动去除图57中的用于加工STI区域的硬掩模氧化硅膜51。在第3节中 未指定用于抗蚀剂膜观的两个曝光步骤的顺序。然而在第5节中必需在沉积抗蚀剂膜观 之前形成硬掩模氧化硅膜51。然而可以在列方向上或者在行方向上使用硬掩模氧化硅膜 51。§ 6.如下器件的另一例子等的描述，该器件作为本发明各实施例中的半导体集成 电路器件制造方法的目标(主要使用图58和图59)这里描述的闪存通常装配为独立芯片上的专用存储器、但是也可以形成为嵌入式 存储器。这里将具体描述闪存为专用存储器的情况。在闪存为专用存储器的情况下，布线 系统例如为多层基于铝的典型布线23 (图59)，但是这里将仅描述其第一层布线。在第6节 中将给出对共同接地NOR闪存的具体描述，但是闪存并不限于此。将理解，该闪存广泛地适 用于具有以矩阵配置的类似STI区域图案的闪存。与在第6节中的目标器件的制造关联，可以执行在第2节至第5节等描述的工艺 而无需大量修改或者通过向其应用下述对应关系。图58是在NOR型闪存中的与图1对应的存储器单元阵列部分的器件俯视图，该闪 存示出了如下器件的另一例子，该器件作为本发明各实施例中的半导体器件的制造方法的 目标。图59是与图58的A-A’横截面对应的器件示意横截面图。基于附图将给出对如下器 件的另一例子的描述，该器件作为本发明各实施例中的半导体器件的制造方法的目标。注 意，由于平面结构和横截面结构在诸多点上均类似于图1和图2中的结构(第1节)，所以 将主要给出对其间对应关系和不同点的描述。如图58和图59中所示，STI区域fe、5b、5c、5dje和5f的个别形状和布置与在第 1节的例子中的形状和布置完全相同。与第1节的例子的最大差异在于控制栅极电极6a和 6b各自由第二层多晶硅膜(通常为多晶硅化物膜)形成。在控制栅极电极6a和6b之下提 供各自由第一层多晶硅膜形成并且与个别单元对应隔离的浮置栅极62 (电荷积累栅极)。这里，由于STI区域fe、5b、5c、5dje和5f的个别形状和布置与在第1节的例子 中的形状和布置完全相同，所以在第3节和第5节中的个别工艺适用于它们。这时作为控 制栅极电极6a和6b，可以适当地使用与第1节中的选择栅极电极6a和6b对应的控制栅极 电极。§ 7.与本发明各实施例中的半导体集成电路器件制造方法中的整体光刻有关的 描述(1)在第3节或者第5节中描述的曝光工艺中，在生产65nm技术节点产品(包括 最小尺度更大的产品，比如90nm技术节点产品)的情况下，优选使用二元光学掩模、ArF受 激准分子激光束(波长为193nm)和非浸入缩减曝光装置来进行曝光。这称为“ArF非浸入 曝光方法”。(2)另一方面，在生产45nm和32nm技术节点产品的情况下，优选使用(1)或 者二元光学掩模、ArF受激准分子激光束(波长为193nm)和浸入缩减曝光装置(水或者折 射率比水的折射率更高的高折射率液体)来进行曝光。后一种方法称为“ArF浸入曝光方 法”;(3)另外，在生产22nm、16nm和IOnm技术节点产品的情况下，优选使用二元光学掩模和 使用波长约为15nm的软X射线的极紫外线(EUV)反射缩减投影曝光装置来进行曝光。这 称为“EUV曝光方法”。注意，由于在EUV曝光方法中使用反射光学掩模，所以在前述实施例中示出的各光学掩模需要以下变换。也就是说，将光透射部分(开口)变换成反射部分，而 将光屏蔽部分变换成光吸收部分(光衰减部分)。(4)即使在使用任何前述曝光方法时，由 于用于STI区域的图案为二维周期图案、即在行和列中周期性布置的图案，所以也可以代 替二元光学掩模，而适当地使用半色调相移掩模、Levenson型交变相移掩模或者另一形式 的相移掩模。§8.总结尽管至此已经基于发明人所实现的本发明的实施例具体描述了本发明，但是本发 明并不限于此。将理解，可以在本发明中进行各种修改和改变而不脱离其主旨。例如在前述实施例中，已经使用如下闪存作为例子给出具体描述，该闪存具有各 自使用MONOS结构或者SONOS结构的分裂栅极闪存单元，但是本发明并不限于此。将理解， 本发明适用于其中隔离区域具有类似形状和类似布置的独立闪存、嵌入于另一芯片中的闪 存、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、其它存储器等。
权利要求
1.一种半导体集成电路器件制造方法，包括以下步骤(a)在晶片的第一主表面之上形成负性抗蚀剂膜；(b)在所述第一主表面的适于作为存储器单元阵列的部分之上的所述抗蚀剂膜中，将 多个单位开口形成为在列方向和行方向上布置的矩阵，各单位开口具有在所述行方向上比 在所述列方向上更长的矩形形状；(c)在所述步骤(b)之后，在有所述抗蚀剂膜的状态中向所述第一主表面进行蚀刻工 艺以在所述第一主表面中形成STI沟槽区域；(d)在所述第一主表面之上形成掩埋的绝缘膜以便掩埋于所述STI沟槽区域中；以及(e)向位于所述STI沟槽区域以外的所述掩埋的绝缘膜进行平坦化工艺以形成以矩阵 布置的成组STI区域，其中所述步骤(b)包括以下子步骤(b 1)使用具有在所述列方向上延伸的成组第一线状开口的第一光学掩模将所述负性 抗蚀剂膜曝光；(b2)使用具有在所述行方向上延伸的成组第二线状开口的第二光学掩模将所述负性 抗蚀剂膜曝光；以及(b3)在所述步骤(bl)和( )之后，对所述负性抗蚀剂膜进行显影以形成所述单位开□。
2.根据权利要求1所述的半导体集成电路器件制造方法，还包括以下步骤(f)在所述步骤(a)之前，在所述第一主表面之上形成基于氮化硅的膜。
3.根据权利要求1所述的半导体集成电路器件制造方法，还包括以下步骤(g)在所述步骤(e)之后，通过光刻工艺形成所述存储器单元阵列的第一字线和第二 字线，所述第一字线和第二字线按照预定空间间隔竖直地穿越以所述矩阵布置的所述成组 STI区域的各行。
4.根据权利要求3所述的半导体集成电路器件制造方法，其中在所述晶片之上有划片区域，在所述光刻工艺的曝光步骤中用于对准的第一目标 图案形成于所述划片区域中，其中在所述步骤(a)中，所述抗蚀剂膜也形成于所述划片区域中， 其中在所述步骤(bl)中的所述曝光中，通过所述曝光向所述划片区域中的所述抗蚀 剂膜上转移所述第一目标图案，其中在所述步骤(c)中，用于所述第一目标图案的沟槽区域形成于所述划片区域中， 其中在所述步骤(d)中，所述掩埋的绝缘膜也形成于用于所述第一目标图案的所述沟 槽区域中，其中在所述步骤(e)中，向位于用于所述第一目标图案的所述沟槽区域以外的所述掩 埋的绝缘膜进行平坦化工艺以形成所述第一目标图案，以及其中使用所述第一目标图案来进行在所述光刻工艺期间的所述曝光步骤中的所述对准。
5.根据权利要求4所述的半导体集成电路器件制造方法，还包括以下步骤(h)在所述步骤(g)之后，通过自对准，沿着所述相应第一字线和第二字线并且在所述 相应第一字线和第二字线以外形成第一电极线和第二电极线。
6.根据权利要求2所述的半导体集成电路器件制造方法， 其中所述平坦化工艺包括化学机械抛光步骤。
7.根据权利要求4所述的半导体集成电路器件制造方法， 其中所述存储器单元阵列为NOR型闪存的单元阵列。
8.根据权利要求5所述的半导体集成电路器件制造方法，其中所述存储器单元阵列为具有电荷积累膜的分裂栅极闪存的单元阵列。
9.根据权利要求1所述的半导体集成电路器件制造方法，其中在所述子步骤(bl)和( )的任意之一中进行所述外围电路部分中的所述负性抗 蚀剂膜的曝光。
10.根据权利要求1所述的半导体集成电路器件制造方法，其中在所述子步骤( )之前或者在所述子步骤( )之后进行所述子步骤(bl)。
11.一种半导体集成电路器件制造方法，包括以下步骤(a)在晶片的第一主表面之上形成基于氮化硅的膜；(b)在所述基于氮化硅的膜之上形成基于氧化硅的膜；(c)通过光刻工艺加工所述基于氧化硅的膜以形成在列方向上延伸的成组第一线状膜；(d)在所述步骤(c)之后，在所述第一主表面之上形成抗蚀剂膜，并且将所述抗蚀剂膜 曝光；(e)对所述抗蚀剂膜进行显影工艺以形成在行方向上延伸的成组第二线状膜；(f)在所述步骤(e)之后，在有所述成组第一线状膜和所述成组第二线状膜的状态中， 向所述第一主表面进行蚀刻工艺，以在所述第一主表面的适于作为存储器单元阵列的部分 中将多个STI单位沟槽区域形成为在列方向和行方向上布置的矩阵，各STI单位沟槽区域 具有在所述行方向上比在所述列方向上更长的矩形形状；(g)在所述第一主表面之上形成STI掩埋的绝缘膜以便掩埋于所述STI单位沟槽区域中；(h)对位于所述STI单位沟槽区域以外的所述STI掩埋的绝缘膜进行平坦化工艺以形 成以矩阵布置的成组STI区域；以及(i)在所述步骤(h)之后，通过光刻工艺形成第一字线和第二字线，所述第一字线和第 二字线按照预定空间间隔纵向地穿越以所述矩阵布置的所述成组STI区域的各行，其中使用以所述矩阵布置的所述成组STI区域的部分作为参考来进行在所述步骤(i) 中的所述光刻工艺中的曝光步骤中的对准。
12.根据权利要求11所述的半导体集成电路器件制造方法，还包括以下步骤(j)在所述步骤(i)之后，通过自对准，沿着所述相应第一字线和第二字线并且在所述 相应第一字线和第二字线以外形成第一电极线和第二电极线。
13.根据权利要求11所述的半导体集成电路器件制造方法， 其中所述平坦化工艺包括化学机械抛光步骤。
14.根据权利要求11所述的半导体集成电路器件制造方法， 其中所述存储器单元阵列为NOR型闪存的单元阵列。
15.根据权利要求12所述的半导体集成电路器件制造方法，其中所述存储器单元阵列为具有电荷积累膜的分裂栅极闪存的单元阵列。
全文摘要
在本发明中，提供一种半导体集成电路器件制造方法。在半导体存储器等的存储器单元阵列等的曝光中，当通过曝光向负性抗蚀剂膜上转移用于蚀刻STI沟槽区域的成组单位开口(其中用于蚀刻各自具有矩形形状的STI沟槽区域的成组单位开口布置成行和列)时，适当地使用包括第一曝光步骤(该步骤使用具有在列方向上延伸的成组第一线状开口的第一光学掩模)和第二曝光步骤(该步骤使用具有在行方向上延伸的成组第二线状开口的第二光学掩模)的多曝光。
文档编号H01L21/762GK102136447SQ20101057000
公开日2011年7月27日 申请日期2010年11月30日 优先权日2009年12月1日
发明者舟山幸太, 茶木原启 申请人:瑞萨电子株式会社