半导体器件的制造方法

专利名称：半导体器件的制造方法
技术领域：
本发明构思的实施例涉及包括具有接头结构的半导体器件以及制造这种器件的 方法。
背景技术：
随着半导体器件的集成度的增加，形成在同一平面上的相邻金属互连之间的水平 间距减小。相邻金属互连之间的该水平间距的减小会导致通过例如绝缘层彼此电隔离的金 属互连之间的寄生电容的增大。

发明内容
本发明构思的实施例提供了半导体器件以及制造这种半导体器件的方法，在该半 导体器件中，与漏极区形成接触的位线互连可以具有比不与漏极区形成接触的位线互连大 的宽度。此外，本发明构思的实施例提供了半导体器件，其中与漏极区形成接触的位线互 连可以在比不与漏极区形成接触的位线互连低的层面。本发明公开的技术目的不限于以上；基于以下的描述，其它的目的对于本领域技 术人员将变得明显。根据本发明构思的方面，制造半导体器件的方法包括在衬底中形成隔离区以定义 有源区。掩埋栅结构形成为与有源区交叉。源极区和漏极区形成在有源区中。第一导电图 案形成在衬底的顶表面上。第一导电图案具有暴露漏极区的第一导电层孔。第二导电图案 形成在第一导电层孔中以接触漏极区，从而第二导电图案的顶表面比第一导电图案的顶表 面更靠近衬底的底表面。第三导电层和位线覆盖层形成在第一导电图案和第二导电图案上 并被图案化以形成第三导电图案和位线覆盖图案。依次堆叠在漏极区上的第二导电图案、 第三导电图案和位线覆盖图案构成第一位线结构。此外，依次堆叠在隔离区上的第一导电 图案、第三导电图案和位线覆盖图案构成第二位线结构。根据本发明构思的另一方面，制造半导体器件的方法包括在衬底中形成用于定义 有源区的隔离区。栅结构形成在衬底的第一方向上。栅结构以预定角度与有源区交叉。源 极区和漏极区形成在有源区中。第一导电层和第一掩模层形成在衬底上。第一导电层和第 一掩模层被选择性去除以形成具有暴露漏极区的孔的第一掩模图案和第一导电图案。第一 掩模图案和第一导电图案形成为覆盖源极区和隔离区。第二导电图案形成为仅填充第一导 电图案的孔的部分。第三导电层和第二掩模层形成在第一和第二导电图案上。第三导电层 和第二掩模层被图案化以形成漏极区上的第一位线结构和隔离区上的第二位线结构。第一 和第二位线结构构成在衬底的第二方向上延伸的位线。根据本发明构思的另一方面，制造半导体器件的方法包括形成字线，该字线以倾 斜角度与衬底中的有源区交叉。第一导电层和第一掩模层形成在衬底上并被图案化以形成 具有第一掩模层孔的第一掩模图案和具有第一导电层孔的第一导电图案，所述孔暴露有源区的部分。第一掩模层孔可以具有与第一导电层孔基本相同的直径。第一掩模图案被图案 化以暴露部分第一导电层。因此，形成了具有比第一导电层孔的直径大的第一掩模扩展孔。 第二导电层形成在第一导电层孔中。第二导电层的部分和第一导电图案的被第一掩模扩展 孔暴露的部分被去除，直到第二导电图案的顶表面与第一导电图案的保留在第一掩模扩展 孔中的部分的顶表面处于衬底的底表面之上相同的高度并且处于比第一导电图案的未暴 露部分的顶表面低的层面。第一掩模图案被去除，第三导电层形成在第一和第二导电图案 上。根据本发明构思的另一方面，制造半导体器件的方法包括在包括单元区(cell area)和周边区(peripheral area)的衬底上形成隔离区以定义有源区。掩埋栅结构形成 在单元区的衬底中以与有源区交叉。源极区和漏极区形成在单元区的有源区中。第一导电 层和第一掩模层形成在单元区和周边区中。第一导电层和第一掩模层在单元区中被图案化 以形成具有暴露漏极区的孔的第一掩模图案和第一导电图案。第二导电层形成为填充第一 掩模图案和第一导电图案的孔，第二导电层的部分被选择性去除以形成处于比第一导电图 案低的层面的第二导电图案。第一掩模图案被去除，第三导电层和第二掩模层形成在第一 和第二导电图案上。第三导电层和第二掩模层在单元区和周边区中图案化。因此，第二导 电图案、第三导电图案和第二掩模图案形成在单元区的有源区上，第一导电图案、第三导电 图案和第二掩模图案形成在单元区的隔离区上，周边第一导电图案、周边第三导电图案和 周边第二掩模图案形成在周边区的有源区上。根据本发明构思的另一方面，半导体器件包括衬底，其中多个有源区通过隔离区 定义并彼此隔离。第一位线结构包括依次堆叠在有源区上的第二导电图案、第三导电图案 和掩模图案。第二位线结构包括依次堆叠在隔离区上的第一导电层、第三导电图案和掩模 图案。第一位线结构的第三导电图案具有接头结构(tab structure)，该结构具有比第二位 线结构的第三导电图案大的宽度。 其它实施例的细节被包括在详细描述和附图中。


如附图所示，本发明构思的前述和其它的特征以及优点将从对本发明构思的优选 实施例的更具体的描述而变得明显，附图中相似的附图标记在不同的视图中指代相同的部 件。附图不一定按比例，重点在于示出本发明构思的原理。在附图中图1是根据本发明构思的实施例的半导体器件的平面图；图2是沿图1的线A-A’、B-B，和P_P，截取的纵向截面图；图3是沿图1的线C-C’截取的纵向截面图；图4A至图4G是沿图1的线A_A’、B_B’和P_P’截取的纵向截面图，示出制造图 1-3的半导体器件的方法；图5A至图5G是沿图1的线C_C’截取的纵向截面图，进一步示出制造图1_3的半 导体器件的方法；图6是根据本发明构思的另一些实施例的半导体器件的平面图；图7A至图7E是沿图6的线D_D’截取的纵向截面图，示出制造图6的半导体器件 的方法；以及
图8A至图8E是沿图6的线E-E’截取的纵向截面图，进一步示出制造图6的半导 体器件的方法。
具体实施例方式现在将参照附图更充分地描述各个实施例，一些实施例在附图中示出。然而，这些 发明构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施例。而是，提供这些 实施例使得本公开透彻和完整，并将本发明构思充分传达给本领域技术人员。附图中，为了 清晰，层和区域的尺寸和相对尺寸可以被夸大。应当理解，当称一个元件或层在另一元件或层“上”、“连接到”或“耦接到”另一元 件或层时，它可以直接在另一元件或层上、直接连接到或耦接到另一元件或层，或者还可以 存在插入的元件或层。相反，当称一个元件“直接在”另一元件或层“上”、“直接连接到”或 “直接耦接到”另一元件或层时，不存在插入的元件或层。如此处所用的，术语“和/或”包 括一个或多个所列相关项目的任何及所有组合。应当理解，尽管这里可以使用术语第一、第二、第三等描述各种元件、组件、区域、 层和/或部分，但是这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅 用于将一个元件、组件、区域、层或部分与另一区域、层或部分区别开。因此，以下讨论的第 一元件、组件、区域、层或部分可以在不背离本发明构思的教导的前提下称为第二元件、组 件、区域、层或部分。为便于描述此处可以使用诸如“在...之下”、“在...下面”、“下(lower)”、 “在...之上”、“上(upper)”等空间相对性术语以描述如附图所示的一个元件或特征与另 一个(些)元件或特征之间的关系。应当理解，空间相对性术语是用来概括除附图所示取 向之外器件在使用或操作中的不同取向的。例如，如果附图中的器件翻转过来，被描述为 “在”其它元件或特征“之下”或“下面”的元件将会在其它元件或特征的“上方”。这样，术 语“在...下面”能够涵盖之上和之下两种取向。器件可以采取其它取向(旋转90度或在 其它取向)，此处所用的空间相对性描述符做相应解释。这里所用的术语仅仅是为了描述特定实施例，并非要限制本发明构思。如此处所 用的，除非上下文另有明确表述，否则单数形式“一”和“该”均同时旨在包括复数形式。还应 当理解，术语“包括”和/或“包含”，当在本说明书中使用时，指定了所述特征、整体、步骤、 操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组 件和/或其组合的存在或增加。这里参照截面图描述了实施例，这些图为理想化实施例(及中间结构)的示意图。 因而，举例来说，由制造技术和/或公差引起的插图形状的变化是可能发生的。因此，实施 例不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造引起的形状偏差在 内。除非另行定义，此处使用的所有术语(包括技术术语和科学术语)都具有本发明 构思所属领域内的普通技术人员所通常理解的同样的含义。还应当理解，诸如通用词典中 所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境 中的含义相一致的含义，而不应被解释为理想化的或过度形式化的意义。图1是根据本发明构思的实施例的半导体器件的平面图。图2是沿图1的线A-A’、
6B-B’和P-P’截取的纵向截面图。图3是沿图1的线C-C’截取的纵向截面图。图4A至4G 是沿图1的线A-A’、B-B'和P-P’截取的纵向截面图，图5A至图5G是沿图1的线C-C’截 取的纵向截面图，它们一起示出制造图1-3的半导体器件的方法。参照图1、图2和图3，衬底100可以包括单元区CA和周边区PA。单元区CA可以 包括多个单元。每个单元可以包括单个栅结构240和多个存储电极390。周边区PA可以包 括周边栅结构410，用于从单元读取数据以及写入数据到单元。栅结构240和410每个可以在其下具有形成在衬底100的水平方向上(也就是， 平行于衬底的底表面)的平面型沟道或形成在垂直于衬底100的方向上(也就是，垂直于 衬底的底表面)的垂直型沟道。在示出的实施例中，周边区PA的栅结构410具有平面型沟 道，而单元区CA中的栅结构240具有垂直型沟道，该垂直型沟道具有增大的长度以抑制短 沟道效应。在示出的实施例中，单元区CA中的栅结构240是掩埋在衬底100中的掩埋电极。单元区CA中的栅结构240可以每个包括栅极绝缘图案对2、栅极导电图案244和 栅极覆盖图案对6，它们依次堆叠在沟槽中以形成有源区220中的掩埋栅极。在单元区CA中，有源区220由隔离区230定义，每个隔离区230可以以预定间距 重复地布置。有源区220可以相对于衬底100的第一和第二方向对角地倾斜，如图1所示。 因而，有源区220与第一和第二方向形成倾斜角度。字线WL可以在第一方向上延伸，位线 BL可以在第二方向上延伸。第一和第二方向可以彼此垂直。如图1所示，在一个有源区220 内，两条字线WL可以与一条位线BL交叉。例如，当一个有源区220可以具有两个单位单元时，单位单元在第二方向上测得 的长度可以基于最小特征为4F，单元在第一方向上测得的长度可以为2F，从而单位单元可 以具有6F2的面积。在6F2的单元结构中，字线WL和位线BL可以以直角交叉，由隔离区230 定义的有源区220可以具有条形(见图1)，并可以相对于字线WL和位线BL在对角的方向 上倾斜以最小化单元面积。接触可以形成为将存储电极390中的相应一个及其相关的位线BL电连接到有源 区220的相应一个。这些接触可以包括形成在存储电极390与源极区248之间的掩埋接触 (在下文，存储接触BC)以及形成在位线BL与漏极区250之间的直接接触(在下文，位线接 触DC)。存储接触BC和位线接触DC可以在字线WL之间以预定间距布置。在此情形下，单元区CA中的每条位线BL可以包括第一和第二位线结构BLl和 BL2，每个包括用作互连的第三导电图案342。位线结构BLl中的第三导电图案342可以具 有不同于位线结构BL2中的第三导电图案342的宽度和高度。具体地，第一位线结构BLl 的第三导电图案342可以在一些实施例中形成为具有比第二位线结构BL2的第三导电图案 342更大的宽度，使得第一位线结构BLl的第三导电图案342具有接头结构。第一位线结 构BLl的第三导电图案342形成在比第二位线结构BL2的第三导电图案342低的层面(也 就是，更靠近衬底100的底表面)。因此，第一位线结构BLl的第三导电图案342具有底部 垂直堆叠(vertical stack down =VSD)结构。在一些实施例中，第二位线结构BL2的第三 导电图案342的顶表面可以设置为距有源区220的顶表面的距离至少两倍于第一位线结构 BLl的第三导电图案342到有源区220的顶表面的距离。因此，第二位线结构的第三导电图 案342可以具有半VSD结构。每个第一位线结构BLl可以包括第二导电图案332、第三导电图案342和第二掩模图案352，它们依次堆叠在有源区220上。每个第二位线结构BL2可以包括第一导电图 案314、第三导电图案342和第二掩模图案352，它们依次堆叠在隔离区230上。第一位线 结构BLl可以与相应的漏极区250接触。第一和第二位线结构BLl和BL2可以一体地连接 到彼此并可以一起形成在第二方向上延伸的位线BL。由于第一位线结构BLl具有接头结构，可以增大第三导电图案342与位线接触DC 之间的接触面积，可以减少其间的接触电阻。由于第一位线结构BLl的第三导电图案342 在垂直方向上偏离有源区仅一小的距离，所以可以增大第一位线结构BLl的第三导电图案 342与存储接触BC之间的距离和/或相邻第三导电图案342之间的距离，从而降低位线BL 的寄生电容。具体地，由于间隔物372的厚度随着离衬底100的距离的增大而减小，所以通 过使第一位线结构BLl的第三导电图案342在垂直方向上偏离有源区仅一小的距离，可以 增大存储接触BC与第一位线结构BLl的第三导电图案342之间的距离。如图2所示，周边区PA的周边栅结构410可以包括形成在衬底100上的平面型沟 道。周边区PA的栅结构410可以包括周边第一导电图案414、周边第三导电图案442和周 边第二掩模图案452，它们依次堆叠在有源区220上。如上所述，由于VSD结构仅形成在单 元区CA上而不应用于周边区PA，所以VSD结构可以不影响周边区PA的周边栅结构410。在下文，将参照附图描述制造具有上述结构的半导体器件的方法。参照图1、图4A和图5A，可以进行隔离工艺。在一个示范性隔离工艺中，隔离沟槽 (未示出)可以形成在衬底100中。隔离沟槽可以用隔离材料填充，从而形成隔离区230。隔 离区230可以定义一个或多个有源区220。衬底100可以例如由单晶硅(Si)或硅锗(SiGe) 形成。衬底100可以包括体半导体衬底、绝缘体衬底上半导体、半导体外延层或其中可形成 有源区和隔离区的任何合适的材料。隔离材料可以包括例如硼磷硅酸盐玻璃(BPSG)、不掺 杂的硅酸盐玻璃(USG)或高密度等离子体(HDP)氧化物。缓冲绝缘图案212可以然后形成 在有源区220上。在一些实施例中，隔离区230可以使用浅沟槽隔离(STI)工艺形成。STI工艺可以 包括使用等离子体蚀刻工艺在衬底100中形成隔离沟槽并沉积隔离材料在隔离沟槽中。如 图ι所示，有源区220可以具有条型岛形状，其中有源区的长度大于其宽度。隔离区230可 以围绕有源区220。之后，可以进行栅极掩埋工艺。一开始，可以使用凹入工艺形成用于掩埋栅极的沟 槽(未示出)。在凹入工艺期间，有源区220和隔离区230可以被选择性去除。隔离区230 的顶表面可以在比有源区220的顶表面低的层面，使得有源区220可以具有突出结构。栅极绝缘层(未示出)可以使用例如化学气相沉积(CVD)工艺或热氧化工艺沿用 于掩埋栅极的沟槽的轮廓沉积。栅极导电层(未示出)可以使用例如物理气相沉积(PVD) 工艺或溅射工艺形成在栅极绝缘层上的沟槽中以提供掩埋栅极。栅极绝缘层和栅极导电层 可以使用例如化学机械抛光(CMP)工艺或回蚀刻工艺部分地去除，从而形成栅极绝缘图案 242和栅极导电图案对4。栅极导电图案M4的顶表面可以处于比衬底100的顶表面低的 层面。栅极覆盖层(未示出)可以沉积在暴露的栅极导电图案244上以保护栅极导电图 案244。栅极覆盖层可以使用CMP工艺或回蚀刻工艺部分去除直到暴露衬底100的顶表面， 从而形成栅极覆盖图案对6。在一些实施例中，栅极绝缘层可以由硅氧化物形成，栅极导电
8层可以由掺杂多晶硅、金属或金属化合物形成，栅极覆盖层可以由硅氧化物形成。包括栅极 绝缘图案对2、栅极导电图案244和栅极覆盖层M6的栅结构240可以用作字线WL。可以使用栅结构240和隔离区230作为离子注入掩模来进行离子注入工艺，从而 形成源极区和漏极区248和250。因而，可以完成包括栅极绝缘图案M2、栅极导电图案M4、 栅极覆盖图案M6以及源极区和漏极区248和250的掩埋晶体管。之后，第一导电层310和第一掩模层320可以形成在衬底100上。第一导电层310 和第一掩模层320可以依次沉积在衬底100的单元区CA和周边区PA中。第一导电层310 可以例如为多晶硅层。第一掩模层320可以例如为硅氮化物层。由于第一导电层310并不 用作位线接触DC，所以在其它的实施例中第一导电层310可以用非导电层(未示出)诸如 例如硅氧化物层来代替。然而，当提供第一导电多晶硅层310时，在单元区CA中形成位线 BL的工艺以及在周边区PA中形成周边栅结构410的工艺可以同时地进行。参照图1、图4B和图5B，第一导电层310和第一掩模层320可以使用蚀刻工艺图 案化。第一掩模层320可以被图案化，从而在单元区CA中形成第一掩模图案322。第一掩 模层320可以使用通常的光刻和蚀刻工艺图案化。第一掩模图案322可以包括多个第一掩 模层孔324。周边区PA的第一掩模层320可以保持为未图案化。第一导电层310可以使用第一掩模图案322作为蚀刻掩模来图案化。因此，可以 形成包括第一导电层孔312的第一导电图案314。第一导电层孔312可以与有源区220重 叠。每个第一导电层孔312可以形成为例如圆形或矩形孔。参照图1、图4C和图5C，第二导电层330可以使用例如间隙填充工艺沉积在第一 导电层孔312中。第二导电层330也可以形成在第一掩模图案322上。第二导电层330可 以由与第一导电层310相同的材料层形成。例如，在一些实施例中，第二导电层330可以由 多晶硅层形成。参照图1、图4D和图5D，第二导电层330可以使用回蚀工艺部分地去除，从而形成 可填充每个第一导电层孔312的一部分的第二导电图案332。第二导电图案332的顶表面 可以处于比第一导电图案314的顶表面低的层面。因此，在第一和第二导电图案314和332 之间可以存在预定的台阶差。可以去除第一掩模图案322(其是牺牲图案)。第二导电图案 332可以用作位线接触DC或接触垫。参照图1、图4E和图5E，第三导电层340和第二掩模层350可以使用沉积工艺形 成。第三导电层340可以沉积在第一和第二导电图案314和332上。第二掩模层350可以 沉积在第三导电层340上。由于第三导电层340共形地形成在第一和第二导电图案314和 332上，所以第三导电层340的形成在第二导电图案332上的部分的顶表面可以在比第三导 电层340的形成在第一导电图案314上的部分的顶表面低的层面。因此，第二掩模层350的 在第二导电图案332上的部分的厚度tl可以大于第二掩模层350在第一导电图案314上 的部分的厚度t2。参照图1、图4F和图5F，可以进行光刻工艺。光致抗蚀剂层(未示出)可以涂覆在 第二掩模层350上，光致抗蚀剂图案362可以使用光刻工艺形成。形成在单元区CA中的光 致抗蚀剂图案362可以具有相同的尺寸。然而，形成在周边区PA中的光致抗蚀剂图案362 可以具有比形成在单元区CA中的光致抗蚀剂图案362更大的尺寸。参照图1、图4G和图5G，第三导电层340和第二掩模层350可以使用位线工艺选择性地去除，从而形成第三导电图案342和第二掩模图案352。在位线工艺期间，第二导电 图案332可以被部分去除。该位线工艺提供了第一位线结构BLl和第二位线结构BL2。第 一位线结构BLl可以包括第二导电图案332、第三导电图案342和第二掩模图案352，而第 二位线结构BL2可以包括第一导电图案314、第三导电图案342和第二掩模图案352。第二 掩模图案352可以用作位线覆盖图案。第一和第二位线结构BLl和BL2彼此连接为一体，第一和第二位线结构BLl和BL2 一起形成一条位线BL。第一位线结构BLl可以与有源区220重叠。因此，第一位线结构BLl 可以与有源区220的漏极区250接触。第二位线结构BL2可以与隔离区230重叠。因此， 第二位线结构BL2可以不与漏极区250直接接触。第一位线结构BLl的第三导电图案342可以具有比第二位线结构BL2的第三导电 图案342更大的宽度。如上所述，这是因为第一位线结构BLl的第二掩模层350可以形成比 第二位线结构BL2的第二掩模层350更大的厚度。即使光致抗蚀剂图案362的用于形成第 一和第二位线结构BLl和BL2的部分的宽度是相同的，但是第二掩模层350的厚度的差异 可以导致在第一和第二位线结构BLl和BL2的第三导电图案342之间的蚀刻边界的差异。 结果，第三导电图案342的设置在低层面的部分(也就是，成为部分第一位线结构BLl的部 分)可以比第三导电图案342的设置在较高层面的部分(也就是，变成部分第二位线结构 BL2的部分)以较少的程度暴露于蚀刻工艺。因而，第一位线结构BLl和第二位线结构BL2 的第三导电图案342在宽度上会不同。因此，第一位线结构BLl可以具有接头结构，该结构具有比第二位线结构BL2大的 宽度。尽管位线BL基本形成为线，但是位线BL的接触有源区220的区域可以具有宽度比 位线BL的其余部分大的接头结构。换句话说，接头可以形成在位线BL接触位线接触DC的 区域中，使得可以增大位线BL与位线接触DC之间的接触面积，并可以降低位线BL与位线 接触DC之间的接触电阻。此外，为了改善半导体器件的特性，降低寄生电容可以与降低接触电阻一样重要。 位线寄生电容可以产生在例如位线BL与字线WL之间、位线BL之间以及位线BL与存储电 极390之间。当使用自对准接触(SAC)工艺形成的存储接触BC用于将存储电极390连接 到有源区220时，位线寄生电容可以大部分发生在位线BL与该存储接触BC之间。如上所述，通过在第三导电图案342中形成台阶差，可以增大第三导电图案342与 存储接触BC之间的距离，并可以降低位线寄生电容。具体地，由于第三导电图案342的高 度减小，所以可以减小第三导电图案342与存储接触BC之间的寄生电容。因此，当位线BL和位线接触DC的宽度由于台阶差而增大时，不仅位线BL与位线 接触DC之间的接触电阻而且位线BL和存储接触BC之间的寄生电容可以减小。此外，通过 形成台阶差并增大位线BL的宽度，可以防止倾斜(leaning)。术语“倾斜”是指具有较小宽 度的笔直结构的图案倒塌或倾斜的现象。在周边区PA中，第一导电层310、第三导电层340和第二掩模层350可以被图案 化，从而在有源区220上形成周边栅结构410。如图2所示，周边栅结构410可以包括依次 堆叠的周边第一导电图案414、周边第三导电图案442和周边第二掩模图案452。返回参照1、图2和图3，层间绝缘层(未示出)可以形成在第一位线结构BLl和 第二位线结构BL2上。该层间绝缘层可以然后被部分去除以在第一位线结构BLl和第二位线结构BL2的两侧形成间隔物372。间隔物372可以由硅氧化物形成。构造为形成存储接 触(BC)的接触孔(未示出)可以形成在层间绝缘层中。接触孔可以用第四导电层(未示 出)填充，可以对所得的结构进行平坦化工艺，从而形成第四导电图案382。第四导电图案 382可以用作存储接触BC或接触垫。周边间隔物472也可以形成在周边区PA中。最后，圆柱形存储电极390可以形成在单元区CA中的每个存储接触BC上。图6、图7A至图7E和图8A至图8E是平面图和纵向截面图，示出制造根据本发明 构思的各个实施例的半导体器件的方法。参照图6、图7A和图8A，如之前本发明构思的实施例，有源区220可使用隔离工艺 形成在衬底100中，掩埋栅结构240可以使用栅极掩埋工艺形成。此外，如之前本发明构思 的实施例，第一导电层(未示出)和第一掩模层(未示出)可以依次沉积在衬底100上并 被图案化，从而形成垂直设置的具有第一掩模层孔324的第一掩模图案322和具有第一导 电层孔312的第一导电图案314。参照图6、图7B和图8B，第一掩模孔3M的直径rl可以使用光刻工艺和蚀刻工艺 增大，从而形成第一掩模扩展孔326。因此，第一掩模扩展孔3 的直径rl可以大于第一导 电层孔312的直径r2。将理解，第一掩模扩展孔3 和第一导电层312不要求具有圆形的 截面。例如，这些孔可以备选地具有方形的截面。与孔的形状无关，第一掩模扩展孔326的 平行于衬底100的底表面的截面的截面面积可以大于第一导电层孔312的平行于衬底100 的底表面的截面的截面面积。参照图6、图7C和图8C，第一导电层孔312和第一掩模扩展孔3 可以使用间隙 填充工艺用第二导电层330填充。参照图6、图7D和图8D，第二导电层330可以用回蚀工艺部分去除。在此情形下， 第一导电图案314的被第一掩模扩展孔3 暴露的部分也可以在此回蚀工艺期间去除。第 二导电图案332的保留在第一导电层孔312中的顶表面可以与第一导电图案314的保留在 第一掩模扩展孔326中的顶表面在基本相同的层面。第二导电图案332的顶表面可处于比 第一导电图案314的不被第一掩模扩展孔3 暴露的那些部分的顶表面低的层面。因此， 预定的台阶差可以提供在第二导电图案332与第一导电图案314的未暴露部分之间。第一 掩模图案332可以被去除。参照图6、图7E和图8E，第三导电层340可以形成在第一导电图案314和第二导 电图案332上。第二掩模层350可以形成在第三导电层340上。在此情形下，由于第三导 电层340共形地形成在第一和第二导电图案314和332上，第三导电层340的形成在第二 导电图案332和第一导电图案314的暴露部分上的那些部分的顶表面可以处于比第三导电 层340的形成在第一导电图案314的未暴露部分上的那些部分的顶表面低的层面。因此， 第二掩模层350的在第二导电图案332和第一导电图案314的暴露部分上的那些部分的厚 度tl可以大于第二掩模层350的在第一导电图案314的未暴露部分上的那些部分的厚度 t2。图7E和图8E的结构可以然后以与图4F、5F、4G和5G的结构相同的方式处理以在 第二导电图案332上形成第三导电图案(未示出)。第三导电图案的形成在未暴露的第一 导电图案314上的部分的顶表面离衬底100的顶表面的高度可以为第三导电图案的形成在 第二导电图案332上的部分的顶表面在衬底100的顶表面上的高度的至少两倍，且/或为第一导电图案314的被部分去除部分的顶表面在衬底100的顶表面上的高度的至少两倍。 由于第三导电图案的设置在较低层面的部分具有比第二导电图案332更大的截面面积，所 以可以降低接触电阻和寄生电容。此外，参照本说明书的其它附图及其描述可以易于理解未示出部件的名字和功 能。如上所述，制造半导体器件的方法可以具有以下效果。第一，尽管位线基本形成为线型，但是由于第一位线结构具有截面面积比第二位 线结构更大的接头结构，所以可以减少和/或防止第一位线结构中的倾斜。第二，第一位线结构具有宽度比第二位线结构更大的接头结构，从而可以增大位 线互连与位线接触之间的接触面积，并可以降低其间的接触电阻。第三，第一位线结构的位线互连的顶表面可以处于比第二位线结构的位线互连的 顶表面低的层面，从而可以降低位线及/或位线接触和存储接触之间的寄生电容。第四，由于具有相同宽度的光致抗蚀剂用于形成具有不同宽度的第一和第二位线 结构，所以可以有利于图案化并能够改善光刻容限。第五，单元区的第一位线结构和周边区的周边栅结构可以使用相同的工艺由相同 的材料层形成，从而能够简化工艺。前述是对实施例的说明，而不应被解释为对其的限制。尽管已经描述了几个实施 例，但是本领域技术人员将易于理解，在实施例中可以有许多修改而在本质上不背离新颖 教导和优点。因而，所有这些修改旨在被包括在本发明构思的由权利要求限定的范围内。因 此，应理解，前述是对各个实施例的说明，而不应被解释为限于公开的特定实施例，对公开 实施例以及其它实施例的修改旨在包括在权利要求书的范围内。
1权利要求
1.一种制造半导体器件的方法，包括在衬底的顶表面中形成隔离区以定义有源区； 形成与所述有源区交叉的掩埋栅结构； 在所述有源区中形成源极区和漏极区；在所述衬底的顶表面上形成第一导电图案，所述第一导电图案具有暴露所述漏极区的 第一导电层孔；在所述第一导电层孔中形成第二导电图案以接触所述漏极区，所述第二导电图案的顶 表面比所述第一导电图案的顶表面更靠近所述衬底的底表面；以及在所述第一导电图案和所述第二导电图案上形成第三导电层和位线覆盖层以及选择 性去除所述第三导电层和所述位线覆盖层以形成第三导电图案和位线覆盖图案，其中依次堆叠在所述漏极区上的所述第二导电图案、所述第三导电图案和所述位线覆 盖图案构成第一位线结构，依次堆叠在所述隔离区上的所述第一导电图案、所述第三导电 图案和所述位线覆盖图案构成第二位线结构。
2.如权利要求1所述的方法，其中所述第三导电层共形地形成在所述第一导电图案和 所述第二导电图案上，使得所述第三导电层的形成在所述第二导电图案上的部分的顶表面 比所述第三导电层的形成在所述第一导电图案上的部分的顶表面更靠近所述衬底的底表 面，所述位线覆盖层的在所述第二导电图案上的部分比所述位线覆盖层的在所述第一导电 图案上的部分厚。
3.如权利要求1所述的方法，其中所述第三导电层的形成在所述第二导电图案上的部 分在平行于所述衬底的底表面的平面中具有比所述第三导电层的形成在所述第一导电图 案上的部分更大的截面面积。
4.如权利要求1所述的方法，其中形成所述第一导电图案包括 在所述衬底上形成第一导电层和牺牲层；选择性去除所述牺牲层以形成包括牺牲层孔的牺牲图案；以及 使用所述牺牲图案作为蚀刻掩模去除所述第一导电层的被所述牺牲层孔暴露的部分 以形成所述第一导电图案。
5.如权利要求1所述的方法，其中所述第一位线结构和所述第二位线结构一起形成单 条位线。
6.一种制造半导体器件的方法，包括 在衬底中形成用于定义有源区的隔离区；在所述衬底的第一方向上形成栅结构，所述栅结构和所述有源区以预定角度交叉； 在所述有源区中形成源极区和漏极区； 在所述衬底上形成第一导电层和第一掩模层；使用光刻工艺和蚀刻工艺选择性去除所述第一导电层和所述第一掩模层以形成第一 掩模图案和第一导电图案，所述第一掩模图案和所述第一导电图案具有暴露所述漏极区的 孔，但覆盖所述源极区和所述隔离区；形成仅填充所述第一导电图案的孔的一部分的第二导电图案； 在所述第一导电图案和所述第二导电图案上形成第三导电层和第二掩模层； 选择性去除所述第二掩模层从而形成第二掩模图案；以及选择性去除所述第三导电层以形成第三导电图案，从而形成所述漏极区上的第一位线 结构以及形成所述隔离区上的第二位线结构，其中所述第一位线结构和所述第二位线结构构成在所述衬底的第二方向上延伸的位线。
7.如权利要求6所述的方法，其中所述第一位线结构包括所述第二导电图案、所述第 三导电图案和所述第二掩模图案，其中所述第二位线结构包括所述第一导电图案、所述第 三导电图案和所述第二掩模图案，其中所述第一位线结构的所述第三导电图案的顶表面比所述第二位线结构的所述第 三导电图案的顶表面更靠近所述衬底的底表面，以及其中所述第一位线结构的所述第三导电图案的宽度大于所述第二位线结构的所述第 三导电图案的宽度。
8.—种制造半导体器件的方法，包括形成字线，该字线以倾斜角度与衬底中的有源区交叉； 在所述衬底上形成第一导电层和第一掩模层；图案化所述第一掩模层和所述第一导电层以形成具有第一掩模层孔的第一掩模图案 和具有第一导电层孔的第一导电图案，所述孔暴露所述有源区的部分，其中所述第一掩模 层孔具有与所述第一导电层孔基本相同的直径；图案化所述第一掩模图案以暴露部分所述第一导电层，从而形成具有比所述第一导电 层孔的直径大的第一掩模扩展孔；在所述第一导电层孔中形成第二导电层；去除所述第二导电层的部分和所述第一导电图案的被所述第一掩模扩展孔暴露的部 分，直到所述第二导电图案的顶表面与所述第一导电图案的保留在所述第一掩模扩展孔中 的部分的顶表面处于所述衬底的底表面之上相同的高度并且处于比所述第一导电图案的 未暴露部分的顶表面低的层面；以及去除所述第一掩模图案并在所述第一导电图案和所述第二导电图案上形成第三导电层。
9.如权利要求8所述的方法，其中所述第三导电层的形成在所述第一导电图案的未暴 露部分上的第一部分的顶表面到所述衬底的顶表面的距离为所述第三导电层的形成在所 述第二导电图案上的第二部分的顶表面到所述衬底的顶表面的距离的至少两倍。
10.如权利要求9所述的方法，其中所述第三导电图案的所述第二部分具有比所述第 二导电图案更大的截面面积。
全文摘要
本发明涉及半导体器件的制造方法。这些方法包括形成掩埋栅结构以与衬底的有源区交叉。源极区和漏极区形成在有源区中。第一导电图案形成在衬底上。第一导电图案具有构造为暴露漏极区的第一导电层孔。第二导电图案形成在第一导电层孔中以接触漏极区。第二导电图案的顶表面在比第一导电图案的顶表面低的层面。第三导电层和位线覆盖层形成在第一导电图案和第二导电图案上并被图案化以形成第三导电图案和位线覆盖图案。依次堆叠在漏极区上的第二导电图案、第三导电图案和位线覆盖图案构成第一位线结构，依次堆叠在隔离区上的第一导电图案、第三导电图案和位线覆盖图案构成第二位线结构。
文档编号H01L21/762GK102148197SQ201010618019
公开日2011年8月10日 申请日期2010年12月31日 优先权日2010年2月9日
发明者金大益 申请人:三星电子株式会社