专利名称：一种厚膜soi结构的制作方法
技术领域：
本实用新型属于微电子技术领域，涉及面向横向高压器件和智能功率集成电路 (SPICs)应用的具有逆向杂质浓度分布的P型硅埋层和薄隐埋氧化层的SOI (绝缘层上硅) 材料的结构。
背景技术：
SOI横向高压器件由于其较小的体积、重量，很高的工作频率，较高的工作温度、很 高的电流密度、较强的抗辐照能力，较低的成本和较高的可靠性，和便于智能化集成用于实 现智能功率集成电路(SPICs)，作为无触点功率电子开关、功率驱动器或者射频(RF)功率 放大晶体管在智能电力电子、高温环境电力电子、空间电力电子、交通工具电力电子、能源、 采矿和通信等技术领域中具有广泛应用。现有用于制作SOI横向高压器件的SOI材料多为厚隐埋氧化层、纵向掺杂类型单 一的薄顶层硅膜SOI材料。采用这种SOI材料制作的SOI横向高压器件的纵向耐压主要靠 厚隐埋氧化层承担。一方面，由于氧化层的热导率非常低，厚度又很大，给这类高压、大电 流、高功率器件带来严重的自加热问题和苛刻的散热条件要求，器件在使用过程中必须安 装笨重的散热器，很不利于节能降耗、保护环境、智能功率集成和科研、技术与产业发展；另 一方面，薄顶层硅膜成为降低器件通态电阻的瓶颈，限制的器件耐压和电流容量密度的进 一步提高，以及器件结构的改进，严重阻碍了器件产品、技术和产业的发展。
发明内容本实用新型目的在于针对现有技术的不足，提出一种新型具有逆向杂质浓度分布 的P型硅埋层和薄隐埋氧化层的SOI (绝缘层上硅)材料的结构。本实用新型依次包括半导体衬底、薄隐埋氧化层、P型硅隐埋层和N型顶层硅膜； 薄隐埋氧化层将半导体衬底与P型硅隐埋层完全隔离，P型硅隐埋层的上表面被N型顶层 硅膜完全覆盖。半导体衬底和N型顶层硅膜中的杂质为均勻分布；其中，半导体衬底的材料为硅， 厚度为100 300 μ m，掺杂杂质元素为硼、掺杂浓度为IO13 IO15CnT3 ；N型顶层硅膜的厚度 为2 70 μ m，掺杂杂质元素为磷、掺杂浓度为5 X IO14 2 X 1016cm_3 ；薄隐埋氧化层的厚度 为50 300nm，材料为二氧化硅。P型硅隐埋层的材料为硅，厚度为22 145 μ m,掺杂杂质 元素包括铝、镓、硼，铝掺杂浓度为IO14 2X 1016cm_3、镓掺杂浓度为IO16 1018cm_3、硼掺杂 浓度为IO19 1021cm_3。每种掺杂杂质的掺杂浓度在水平方向上均勻分布、在竖直方向上变 化分布。采用这种SOI材料制作的SOI横向高压器件将在N型顶层硅膜一部分区域的上表 面下方引入较高浓度的N型杂质形成具有正向杂质浓度分布的N型顶层硅膜。这种SOI横 向高压器件的纵向耐压主要靠具有逆向杂质浓度分布的P型硅埋层和具有正向杂质浓度 分布的N型顶层硅膜承担，隐埋氧化层的厚度可以减薄至50 300纳米，一方面有利于显著改善器件散热特性，便于系统轻型化、小型化和智能功率集成化；另一方面有利于显著降 低器件通态电阻、提高器件通态电流密度，显著拓展器件耐压和电流容量密度，显著拓展器 件结构和性能改进空间。这种器件的横向耐压可以通过N型顶层硅膜掺杂结构、杂质浓度 分布、表面终端技术、漂移区长度优化和新结构技术等方法显著提高，器件耐压可以提高到 1000 6000V。这不仅利于节能降耗、保护环境；而且有利于显著推动器件产品、技术、科研 和产业发展。
图1为本实用新型的结构示意图。
具体实施方式
如图1所示，一种厚膜SOI结构，依次包括半导体衬底1、薄隐埋氧化层2、P型硅隐 埋层3和N型顶层硅膜4。薄隐埋氧化层2将半导体衬底1与P型硅隐埋层3完全隔离，P 型硅隐埋层3的上表面被N型顶层硅膜4完全覆盖。半导体衬底1和N型顶层硅膜4中的杂质为均勻分布。其中，半导体衬底1的材 料为硅，厚度为100 300 μ m，掺杂杂质元素为硼、掺杂浓度为IO13 1015cm_3 ；N型顶层硅 膜4的厚度为2 70 μ m，掺杂杂质元素为磷、掺杂浓度为5X IO14 2X 1016cm_3。薄隐埋氧 化层2的厚度为50 300nm，材料为二氧化硅。P型硅隐埋层3的材料为硅，厚度为22 145 μ m,掺杂杂质元素包括铝、镓、硼，铝 掺杂浓度为IO14 2 X 1016cnT3、镓掺杂浓度为IO16 1018cnT3、硼掺杂浓度为IO19 1021CnT3。 每种掺杂杂质的掺杂浓度在水平方向上(即沿χ轴方向)均勻分布、在竖直方向上(即沿 y轴方向)按照如下函数变化(P型硅隐埋层3与薄隐埋氧化层2的交界处的y轴坐标为 0)铝的杂质浓度沿y方向的分布函数为 其中y'为掺杂铝的纵坐标位置、t'为铝的总扩散时间、Nal为铝在硅中的固溶 度、Dai为铝在硅中的扩散系数、、为铝的无限表面杂质源扩散时间、erfcO为余误差函数、 Ay'为铝在At'时间内的纵坐标位置变化量，At' =t' 为铝的限定初始杂质源分 布的扩散再分布时间。镓的杂质浓度沿y方向的分布函数为 其中y"为掺杂镓的纵坐标位置、t"为镓的总扩散时间、Nga为镓在硅中的固溶 度、Dea为镓在硅中的扩散系数、、为镓的无限表面杂质源扩散时间、Ay"为镓在At"时 间内的纵坐标位置变化量，At" =t'为镓的限定初始杂质源分布的扩散再分布时间。[0018]硼的杂质浓度沿y方向的分布函数为 其中y' 〃为掺杂硼的纵坐标位置、t' 〃为硼的总扩散时间、Nb为硼在硅中的固 溶度、Db为硼在硅中的扩散系数。
权利要求一种厚膜SOI结构，依次包括半导体衬底、薄隐埋氧化层、P型硅隐埋层和N型顶层硅膜；薄隐埋氧化层将半导体衬底与P型硅隐埋层完全隔离，P型硅隐埋层的上表面被N型顶层硅膜完全覆盖，其特征在于所述半导体衬底的材料为硅，厚度为100～300μm，掺杂杂质元素为硼、掺杂浓度为1013～1015cm 3；所述的N型顶层硅膜的厚度为2～70μm，掺杂杂质元素为磷、掺杂浓度为5×1014～2×1016cm 3；所述的薄隐埋氧化层的厚度为50～300nm，材料为二氧化硅；所述的P型硅隐埋层的材料为硅，厚度为22～145μm，掺杂杂质元素包括铝、镓、硼，铝掺杂浓度为1014～2×1016cm 3、镓掺杂浓度为1016～1018cm 3、硼掺杂浓度为1019～1021cm 3。
专利摘要本实用新型涉及一种厚膜SOI结构。本实用新型依次包括半导体衬底、薄隐埋氧化层、P型硅隐埋层和N型顶层硅膜。半导体衬底和N型顶层硅膜中的杂质为均匀分布；半导体衬底厚度为100～300μm，掺杂硼浓度为1013～1015cm-3；N型顶层硅膜厚度为2～70μm，掺杂磷浓度为5×1014～2×1016cm-3；薄隐埋氧化层是厚度为50～300nm的二氧化硅；P型硅隐埋层材料为硅，厚度为22～145μm，掺杂杂质元素包括铝、镓、硼。本实用新型在表面终端技术、漂移区长度优化等方面具有显著提高，有利于节能降耗、保护环境。
文档编号H01L27/12GK201673910SQ201020221058
公开日2010年12月15日 申请日期2010年6月8日 优先权日2010年6月8日
发明者张海鹏, 洪玲伟, 齐瑞生 申请人:杭州电子科技大学