专利名称：具有外延成长的应力引发源极与漏极区的金氧半导体装置的制造方法
技术领域：
本发明大体上是关于制造半导体装置的方法，且尤是关于制造具有外延成长的应力引发源极与漏极区的金氧半导体装置的方法。
背景技术：
多数的现今集成电路(IC)是通过使用多个互连场效晶体管(FET)，亦称之为金氧半场效晶体管(M0SFET或MOS晶体管)来施行。一般使用P沟道和N沟道FET 二者来形成 IC，于此种情况，IC是称为互补MOS或者CMOS IC0目前是持续有加入更多具有更复杂的电路于单一 IC芯片上的倾向。为了持续此种倾向，针对各个新的技术世代缩减电路中各个个别装置的尺寸和装置组件之间的间隔，或者间距(pitch)。再者，当间距微缩至较小尺寸时， 在这些装置的栅极堆栈中所用的栅极绝缘体与电极的厚度亦被缩减。众所周知的是，可通过施加适当的应力于沟道区域以提升主要载子的移动率而改善晶体管装置的效能。举例而言，通过施加拉伸纵向应力(tensile longitudinal stress) 于沟道而能够增加于N沟道MOS (NMOS)晶体管中的主要载子(电子)的移动率。同样情况， 通过施力口压缩纵向沟道应力(compressive longitudinal channel stress)而能够增力口于 P沟道MOS(PMOS)晶体管中的主要载子(电洞)的移动率。拉伸和压缩应力衬膜已经加入作为分别用于NMOS和PMOS装置的沟道应力引发层，而用于65nm、45nm、和32nm技术世代。 然而，因为这些膜的厚度随着装置间距而减少，因此所施加的应力，和因此所达成的效能利益，亦随着各个新世代而衰退。再者，随着栅极堆栈的厚度于先进装置中减小，来自高能量离子注入工艺的杂质掺杂剂所造成的沟道污染可能性会增加。因此，希望提供一种用来制造具有外延成长的应力引发源极与漏极区的制造MOS 装置的方法。此外，希望提供使用较少的工艺步骤来进行应力引发源极与漏极区的外延成长的方法。而且，亦希望提供减缓需要使用离子注入作为掺杂源极与漏极区的方式的方法。 再者，由本发明之后续的详细说明，和所附的权利要求，结合所附图式和本发明的此背景技术，则本发明的其它所希望的特征和特性将变得清楚了解。
发明内容
本发明提供在具有第一区域与第二区域的半导体衬底上和半导体衬底中制造半导体装置的方法。依照本发明的一个范例实施例，一种方法包括形成第一栅极堆栈以覆于该第一区域上和第二栅极堆栈以覆于该第二区域上；将第一凹部和第二凹部蚀刻入该衬底，该第一凹部至少对准于该第一区域中的该第一栅极堆栈，而该第二凹部至少对准于该第二区域中的该第二栅极堆栈；外延成长第一应力引发单晶材料于该第一和第二凹部中； 从该第一凹部去除该第一应力引发单晶材料；以及，外延成长第二应力引发单晶材料于该第一凹部中；其中该第二应力引发单晶材料具有与该第一应力引发单晶材料不同的组成。依照本发明另一个范例实施例提供一种在具有第一区域与第二区域的半导体衬底上和半导体衬底中制造半导体装置的方法。该方法包括下列步骤形成具有第一侧壁的第一栅极堆栈以覆于该第一区域上；形成具有第二侧壁的第二栅极堆栈以覆于该第二区域上；形成第一侧壁间隔件覆于该第一栅极堆栈的该第一侧壁上；形成第二侧壁间隔件覆于该第二栅极堆栈的该第二侧壁上；将第一凹部和第二凹部蚀刻入该衬底，该第一凹部配置于该第一区域并且对准该第一栅极堆栈和该第一侧壁间隔件，而该第二凹部配置于该第二区域并且对准该第二栅极堆栈和该第二侧壁间隔件；外延成长原位掺杂的压缩应力引发单晶材料于该第一和第二凹部中；从该第一凹部去除该于原位掺杂的压缩应力引发单晶材料；以及外延成长原位掺杂的拉伸应力引发单晶材料于该第一凹部中。
上文中结合下列的图式而说明本发明，其中相同的组件符号表示相同的组件，且其中图1至7示意地显示依照本发明的范例实施例制造具有原位掺杂、经外延成长的应力引发源极与漏极区的半导体装置的方法的剖面图。
具体实施例方式本发明的下列详细说明本质上仅仅为范例，并不打算用来限制本发明或者本发明的应用和使用。再者，并不欲受前面的背景技术或下列的实施方式中所提出的任何理论的限制。以往，以外延方式形成区用于NFET和PFET装置的源极与漏极区是涉及针对各装置类型的个别组的工艺步骤。于PFET与NFET区二者中形成栅极堆栈后，接着使用第一组的工艺步骤以形成这些装置类型其中一者的源极与漏极。于此顺序中，接着进行第二组相似的步骤以形成另一个装置类型的源极与漏极。各组的工艺步骤典型包含1)于PFET与 NFET区二者中沉积包覆介电层(blanket dielectric layer), 2)以微影方式形成软掩膜 (soft mask)以覆盖于第一(PFET或NFET区)上，3)非等向性蚀刻于第二(未保护)区域中的介电层以于该区域中的该栅极堆栈上形成侧壁间隔件，4)进行非等向性蚀刻以在该第二区域形成自对准于栅极堆栈的源极/漏极凹部，5)于该第二区域的该源极/漏极凹部中成长适当的应力引发外延材料(用于NFET的拉伸应力或者用于PFET的压缩应力)，以及 6)去除于该第一区域中的该介电层。然后将掩膜保护施加于所完成的装置，而这些工艺步骤是重复用于其它的装置类型。本发明的各种实施例说明用来制造具有经外延成长的应力引发源极与漏极区的 NMOS和PMOS晶体管的方法。相较于上述说明的习知的方法，本发明的这些方法包含以单一蚀刻步骤形成自对准于NMOS和PMOS装置的栅极堆栈的源极与漏极凹部。用具有压缩或拉伸应力引发性质的第一外延单晶材料填满两种装置类型的凹部。该第一外延材料维持于其所适用的装置类型的源极/漏极凹部中，并且从另一凹部被去除，并且接着用具有相反于第一材料的应力引发性质的第二外延单晶材料取代之。如此一来，能够利用简化的工艺顺序来制造具有效能提升的应力引发源极/漏极区的NMOS和PMOS装置。当相较于替代工艺时，此种工艺顺序需要较少的微影和蚀刻步骤。依照另一个实施例，于外延成长过程中以适用于各装置的P或N型杂质掺杂剂于原位掺杂(in situ-doped)该源极与漏极区。
图1至7示意地显示依照本发明的各种范例实施例形成具有经外延成长的应力引发源极与漏极区的NMOS和PMOS晶体管的半导体装置100的方法的剖面图。虽然显示了一个NMOS和一个PMOS晶体管的制造的部分，但是应该了解到能够使用描述于图1至7方法来制造任何数目的此种晶体管。于制造MOS组件的各种步骤为已熟知，因此为了简便的目的， 许多习知的步骤于本文中仅将简单的提及，或者将整个省略而不提供已熟知工艺的细节。参照图1，依照一个范例实施例，该方法由提供半导体衬底110开始。该半导体衬底能够是硅、锗、III-V族材料(譬如，砷化镓)、或者另一种半导体材料。后文中为了方便起见，半导体衬底110将称为硅衬底，但不限于此。本文中所用的术语“硅衬底”包含典型使用于半导体工业相当纯的硅材料，以及与其它的元素譬如锗、碳等等混合的硅。硅衬底可以是包括单晶硅的块体晶片(bulk wafer)，或者如图1中所示可以是在绝缘层104上的单晶硅的薄层106( —般已知为绝缘体上覆硅，或S0I)，该绝缘层104依次由载体晶片102所支撑。薄硅层106的厚度可以根据打算敷设的半导体装置100而改变，于一个实施例中，层 106为从大约80奈米(nm)至大约90nm厚。隔离区118是形成为延伸穿过薄硅层106到达绝缘层104。隔离区较佳由已熟知的浅沟槽隔离(shallow trench isolation, STI)技术形成，于此技术中沟槽被蚀刻入薄硅层106中，该沟槽被填满譬如沉积的二氧化硅的介电材料,而通过化学机械平坦化(chemical mechanical planarization, CMP)去除过量的二氧化硅。隔离区118是用来电性隔离NFET区180与PFET区200，后续地于该NFET区180 与PFET区200上分别形成NFET与PFET晶体管的栅极堆栈。至少该硅衬底110的表面区域108是例如通过在PFET区200中形成N型井区与在NFET区180中形成P型井区而进行杂质掺杂，用以分别制造PFET与NFET晶体管。栅极堆栈IM和1 是分别形成而覆盖NFET区180与PFET区200。栅极堆栈 IM和1 典型各包括栅极绝缘体(未图示)覆于薄硅层106的表面上，而栅极电极覆于该栅极绝缘体上。栅极绝缘体的组成将根据技术世代和打算敷设的装置100而定，并且可以包括热成长的二氧化硅(Si02)、或者沉积的介电质，该沉积的介电质譬如为氧化硅(SiOX) (其中χ为大于0的数)、氮化硅、氧氮化硅、或高介电常数(高k)材料(譬如像是二氧化铪(HF02)、或氧化铪硅(HfSixOy)(其中χ和y为大于0的数)等等)、或者这些材料的组合。应该了解到，如本文中所使用者，氮化硅或氧氮化硅的沉积薄膜是意指包含这些材料的化学计量的和非化学计量的组成。用于各栅极堆栈的栅极电极的组成亦为依据应用/技术世代而定者，并且可以包括例如掺杂有杂质的多晶硅。栅极电极亦可以是具有多晶硅层覆于含金属层(譬如像是氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)等等)上的复合类型，如于此技术领域中所熟知者。各栅极堆栈124、1观亦典型包含覆于栅极电极上的盖层，该盖层包括例如氮化硅、SiOx、或氧氮化硅、或其它适合的材料，以于后续的处理步骤保护该栅极电极。其次，包括介电材料(譬如像是氧氮化硅或者较佳为氮化硅)的侧壁间隔件层130 是被覆盖沉积(blanket-d印osited)而覆于包含区域180和200以与门极堆栈124、128 的该装置100的表面。可以通过使用硅烷(SiH4)和氨(NH3)或氮气(N2)其中任一者并于氩(Ar)电浆的存在下进行的电浆辅助化学气相沉积(PECVD)工艺来沉积侧壁间隔件层 130。亦可以使用具有SiH4和NH3或者具有双氯硅烷(SiH2C12)和NH3的低压化学气相沉积(LPCVD)来沉积层130。侧壁间隔件层130的厚度在从大约5nm至大约15nm的范围。
本方法接着对侧壁间隔件层130进行非等向性蚀刻以分别形成第一侧壁间隔件 132和134于栅极堆栈124、128的侧壁上，如图2中所例示。此蚀刻可以使用例如电浆或者使用根据用以蚀刻氮化硅的三氟酸碳/氧(CHF3/(^)、以及用以蚀刻氧氮化硅碳的CHF3或四氟酸碳(CF4)的化学作用的反应性离子蚀刻(reactive ion etching, RIE)来实施。实施此蚀刻以便从薄硅层106的区域去除侧壁间隔件层130，其中，源极与漏极凹部将后续地形成于该薄硅层106上，并且将第一侧壁间隔件132和134形成至所希望的厚度。第一侧壁间隔件132和134的厚度将根据侧壁间隔件层130的厚度和制造装置100所欲的应用和技术世代而定，而于一个实施例中，该第一侧壁间隔件132和134的厚度在其基部沿着表面区域108为大约4nm至大约12nm之间。参照图3，使用栅极堆栈124、1观和第一侧壁间隔件132和134作为蚀刻掩膜，将源极与漏极凹部142非等向性地蚀刻至薄硅层106中，以接近和自对准于栅极堆栈124、 128。于此蚀刻过程中，可以稍微腐蚀掉第一侧壁间隔件132和134的厚度。能够通过例如使用氢溴酸(HBr)和02化学作用的RIE而蚀刻源极与漏极凹部142。依照一个范例实施例，源极与漏极凹部142被蚀刻至从大约50nm至大约90nm的深度，且较佳为从大约50nm 至大约65nm之间的深度。较佳的情况是，将蚀刻深度控制成维持至少大约IOnm的薄硅层 106于凹部142的底部与绝缘层104之间。参照图4，包括硅(Si)的第一应力引发单晶材料层150是分别外延成长于NFET区 180与PFET区200的源极与漏极凹部142中。对硅表面选择性地实施外延工艺，以便防止于非硅表面(譬如第一侧壁间隔件132和134、和覆于栅极堆栈124、128上的栅极电极盖层) 上的成长。能够例如通过在添加作为蚀刻剂的氢氯酸(HCl)的存在下的SiH4和SiH2C12的还原作用以控制成长选择性，而成长第一应力引发单晶材料层150。通过引入额外的压缩应力引发元素，而将层150形成为压缩应力引发层。这些元素包括，例如，锗(Ge)或锡(Sn)， 藉此将该等元素加入晶格中以分别形成埋置的硅/锗(eSi:Ge)或硅/锡(eSi:Sn)层。较佳的情况是，埋置的压缩应力体(embedded compressive stressor)为eSi :Ge，其可以由硅先驱物与锗烷气体(GeH4)之间的高温反应，并添加HCl气体作为蚀刻剂而形成。可以使用这些材料施加压缩应力至分别在栅极堆栈124、1观下方的沟道IM和158。于另一个实施例中，eSi:Ge材料包含达大约原子百分率为50% (SOatomic1^ ；下文中亦类似)的锗，和较佳地包含从大约原子百分率为20%至大约原子百分率为30%的Ge。于另一个实施例中，单晶材料层150是于形成过程中通过添加例如乙硼烷(B2H6)至外延成长反应剂中而杂质掺杂有P型掺杂剂元素，譬如像是硼(B))。使用此种结合了 P型掺杂剂的压缩应力引发的源极和漏极材料对PFET装置的效能尤其有效。其次，包括介电材料(譬如像是氧氮化硅或者较佳地为氮化硅)的硬掩膜层160 是经覆盖性地沉积而覆于包含栅极堆栈124、128、第一间隔件132、134、和第一应力引发单晶材料层150的区域180和200上。硬掩膜层160可以用前面说明的有关侧壁间隔件层130 的方式沉积至厚度从大约5nm至大约15nm的范围。于一个范例实施例中，硬掩膜层160是沉积为压缩应力层。能够通过以已知方式调整沉积反应剂和沉积条件而沉积硬掩膜层160 作为压缩应力层。然后形成光刻胶掩膜(photoresist mask) 164覆于PFET区200中的硬掩膜层160 上，如图5中所示。光刻胶掩膜164是使用适当的微影工艺形成，并且该光刻胶掩膜164是用作为非等向性蚀刻NFET区180中的硬掩膜层160的蚀刻掩膜。由于此非等向性蚀刻，第二侧壁间隔件162是形成为覆于第一侧壁间隔件132上和覆于第一应力引发单晶材料层 150的一部分上。可以使用前面有关侧壁间隔件层130说明的蚀刻工艺，并且控制该蚀刻工艺以形成具有所希望厚度的第二侧壁间隔件162。此厚度一般大约为硬掩膜层160的厚度的80%，或者从大约4nm至大约12nm厚。然后使用习知的灰化(ashing)和/或溶剂剥除工艺(solvent stripping process)去除光亥丨J胶掩膜164。其次，因为压缩应力引发膜并不会对将形成于区域180中的NFET装置产生效能提升，因此是使用适当的湿或干蚀刻工艺将第一应力引发单晶材料层150从NFET区180以等向的方式去除，如图6中所示。于一个范例实施例中，此蚀刻工艺包含于包括氢氧化铵、过氧化氢、和水(NH40H/H202/H20)的“标准清洁一号”(SC-I)溶液中浸泡约10分钟。于另一个实施例中，将此溶液的温度升温至大约或更高。于此蚀刻过程中，硬掩膜层160保护包含层150的PFET区200中的结构。包括硅并且具有适合于NFET装置的拉伸应力引发性质的第二应力引发单晶材料层170是选择性地外延成长于NFET区180中的源极和漏极凹部142，如图7中所示。于一个实施例中，除了改变反应剂之外，可以用如前面说明的参照第一应力引发单晶材料层150 的相似的方式实施层170的外延成长。举例而言，是将譬如像是碳(C)的拉伸应力引发元素或者拉伸应力引发元素的结合予以添加到外延反应剂中。层170因而形成为单晶埋置的硅碳(eSi:C)层，该硅碳层施加拉伸应力于沟道154。用来形成eSi:C的沉积气体典型包含 SiH4、甲基硅烷(Si2H6)、或者这些化学物种的衍生物，以提供碳来源。典型的蚀刻剂气体为 HCL和/或氯(C12)。于另一个实施例中，第二应力引发单晶材料层170包含达大约原子百分率为3%的碳，而较佳包含原子百分率从大约至大约2%的碳。因为存在有图案化的硬掩膜层160，所以第二应力引发单晶层仅成长于NMOS晶体管的源极与漏极区中。于另一个范例实施例中，将譬如像是砷化三氢(Asro)和/或磷化三氢(Pro)的化合物添加到外延反应剂，从而以N型杂质掺杂剂元素砷(As)和/或磷(ρ)而分别原位掺杂层170。使用此种包含N型掺杂剂的拉伸应力引发的源极和漏极材料是尤其有助于提升NFET装置的效能。如此一来，本方法提供分别用于NFET和PFET装置的拉伸和压缩应力引发的源极与漏极区。适用于PFET装置的压缩应力引发层是外延成长于NFET和PFET装置二者的源极与漏极区中，并且后续于NFET装置中被适当的拉伸应力引发层替代。通过使用以上所述的顺序，在譬如eSi C的拉伸应力弓I发材料之前，先沉积譬如eSi Ge的压缩应力弓|发材料。 此种压缩应力引发材料在受到后续的高温处理时(譬如沉积硬掩膜层160)，相较于在此种状况下倾向于松弛的拉伸应力引发材料(譬如eSi:C)，典型地更能维持他们的应力引发性质。再者，于相同的外延工艺期间，通过成长压缩应力引发层于NFET和PFET源极/漏极区二者中，外延成长的面积相对于全部的衬底面积(亦称之为工艺负载(process loading)) 是会实质地增加。此因素可能有利于达成薄膜厚度的一致性，因为于小区域的外延材料的成长率，或者低程度的工艺负载，相较于较大区域的成长通常较不可控制。因此以低负载程度达成目标薄膜厚度更加困难，并且可能导致整个衬底和衬底之间的薄膜厚度的不一致。 然而，虽然上述实施例提供先形成压缩应力引发材料再形成拉伸应力引发材料的做法，但是在此亦可考虑到实施反向顺序。就此而言，在可能希望用于特定的装置设备和/或工艺时，可以先外延成长拉伸应力弓I发材料。
因此，本发明提供了制造具有经外延成长的应力引发源极与漏极区的PFET和 NFET装置的方法。具有压缩或拉伸应力引发性质的第一单晶材料是外延成长于PFET与 NFET源极/漏极区二者中。维持第一材料于适合其应力引发性质的一个装置类型(PFET或 NFET)的源极/漏极中，并且后续于另一装置类型中被具有相反应力引发性质的第二材料所替代。于相同成长工艺过程中，于PFET与NFET装置二者中形成外延材料会增加工艺负载并且因此提升外延工艺的成长率控制。此外，本文中所说明的工艺顺序会比习知的工艺需要较少的微影和蚀刻步骤。再者，外延成长的压缩或拉伸应力引发的源极/漏极区可以被原位杂质掺杂，因此免除了杂质注入步骤。如此一来，能够制造先进的世代装置所需的具有较薄的栅极绝缘层和电极层，而不须冒由注入的掺杂剂使沟道污染的风险。虽然已在本发明的上述详细说明中提出至少一个实施范例，但是应该了解到仍存在有许多的变化。亦应该了解到实施范例或诸实施范例仅是作实例用，而并不欲限制本发明的范围、应用、或架构于任何方式。而是，以上的详细说明将供提熟悉此项技术者施行本发明的实施范例的方便的蓝图，将了解到在例示的实施范例中所说明的功能和组件的配置可以作各种的改变而仍不脱离本发明提出于所附权利要求中及其合法均等的范围。
权利要求
1.一种在具有第一区域(180)与第二区域(200)的半导体衬底(110)上和半导体衬底 (110)中制造半导体装置(100)的方法，该方法包括下列步骤形成第一栅极堆栈(124)以覆于该第一区域(180)上和第二栅极堆栈(1 )以覆于该第二区域(200)上；将第一凹部(14 和第二凹部(14 蚀刻入该衬底(110)，该第一凹部(14 至少对准于该第一区域(180)中的该第一栅极堆栈(IM)，而该第二凹部(142)至少对准于该第二区域O00)中的该第二栅极堆栈(1 )；外延成长第一应力引发单晶材料(150)于该第一和第二凹部(14 中； 从该第一凹部(142)去除该第一应力引发单晶材料(150)；以及外延成长第二应力引发单晶材料(170)于该第一凹部(14 中，其中，该第二应力引发单晶材料(170)具有与该第一应力引发单晶材料(150)不同的组成。
2.如权利要求1所述的方法，其中，外延成长第一应力引发单晶材料(150)的该步骤包括外延成长压缩应力引发单晶材料(150)。
3.如权利要求1所述的方法，其中，外延成长第二应力引发单晶材料(170)的该步骤包括外延成长拉伸应力引发单晶材料(170)。
4.如权利要求1所述的方法，其中，外延成长第一应力引发单晶材料(150)的该步骤包括外延成长第一种经原位掺杂的应力引发单晶材料(150)。
5.如权利要求1所述的方法，其中，外延成长第二应力引发单晶材料(170)的该步骤包括外延成长第二种经原位掺杂的应力引发单晶材料(170)。
6.一种在具有第一区域(180)与第二区域(200)的半导体衬底(110)上和半导体衬底 (110)中制造半导体装置(100)的方法，该方法包括下列步骤形成具有第一侧壁的第一栅极堆栈(124)以覆于该第一区域(180)上； 形成具有第二侧壁的二栅极堆栈(1 )以覆于该第二区域(200)上； 将第一侧壁间隔件(13 形成为邻接该第一栅极堆栈(124)的该第一侧壁； 将第二侧壁间隔件(134)形成为邻接该第二栅极堆栈(128)的该第二侧壁； 将第一凹部(14 和第二凹部(14 蚀刻入该衬底(110)，该第一凹部(14 配置于该第一区域(180)并且对准该第一栅极堆栈(124)和该第一侧壁间隔件(132)，而该第二凹部(14 配置于该第二区域(200)并且对准该第二栅极堆栈(128)和该第二侧壁间隔件 (134)；外延成长原位掺杂的压缩应力引发单晶材料(150)于该第一和第二凹部(14 中； 从该第一凹部(142)去除该原位掺杂的压缩应力引发单晶材料(150)；以及外延成长原位掺杂的拉伸应力引发单晶材料(170)于该第一凹部(142)中。
7.如权利要求6所述的方法，其中，外延成长原位掺杂的压缩的应力引发单晶材料 (150)的该步骤包括外延成长选自由SiGe和SiSn所组成的群组的原位掺杂的压缩应力引发单晶材料(150)。
8.如权利要求6所述的方法，其中，外延成长原位掺杂的压缩应力引发单晶材料(150) 的该步骤包括外延成长原位掺杂硼的压缩应力引发单晶材料(150)。
9.如权利要求6所述的方法，其中，外延成长原位掺杂的拉伸应力引发单晶材料(170) 的该步骤包括外延成长包括SiC的原位掺杂的拉伸应力引发单晶材料(170)。
10.如权利要求6所述的方法，其中，外延成长原位掺杂的拉伸应力引发单晶材料 (170)的该步骤包括外延成长以选自由磷和砷所组成的群组的掺杂剂进行原位掺杂的原位掺杂的拉伸应力引发单晶材料(170)。
全文摘要
本发明提供在具有第一区域(180)与第二区域(200)的半导体衬底(110)上和半导体衬底(110)中制造半导体装置(100)的方法。依照本发明的一个范例实施例，一种方法包括形成第一栅极堆栈(124)以覆于该第一区域(180)上和第二栅极堆栈(128)以覆于该第二区域(200)上；将第一凹部(142)和第二凹部(142)蚀刻入该衬底(110)，该第一凹部(142)至少对准于该第一区域(180)中的该第一栅极堆栈(124)，而该第二凹部(142)至少对准于该第二区域(200)中的该第二栅极堆栈(128)；外延成长第一应力引发单晶材料(150)于该第一和第二凹部(142)中；从该第一凹部(142)去除该第一应力引发单晶材料(150)；以及，外延成长第二应力引发单晶材料(170)于该第一凹部(142)中；其中该第二应力引发单晶材料(170)具有与该第一应力引发单晶材料(150)不同的组成。
文档编号H01L21/8238GK102292811SQ201080005507
公开日2011年12月21日 申请日期2010年1月25日 优先权日2009年1月26日
发明者F·B·杨, R·波尔 申请人:格罗方德半导体公司