专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。
背景技术：
使用半导体集成电路、特别是使用MOS晶体管的集成电路迈向高集成化。随着该高集成化，其中所使用的MOS晶体管的微细化进展至纳米领域。数字电路的基本电路虽为逆变器电路(inverter circuit),但若构成该逆变器电路的MOS晶体管进一步细微化,贝Ij会有以下问题漏电流的抑制困难，因热载体效应而造成可靠性降低，且因要求确保所需的电流量而无法缩小电路的占有面积。为了解决以上的问题，提案一种对衬底在垂直方向配置源极、栅极、漏极，且栅极围绕岛状半导体层的构造的环绕栅极晶体管(SuiroundingGateTransistor, SGT)(参照例如专利文献I、专利文献2、专利文献3)。
在静态型存储单元中，已知通过将驱动晶体管的电流驱动力设为存取晶体管的电流驱动力的2倍，而确保动作稳定性(非专利文献I )。若欲以上述SGT构成静态型存储单元时，为了确保动作稳定性，而欲实现将驱动晶体管的电流驱动力设为存取晶体管的电流驱动力的2倍时，由于必须将栅极宽度设为2倍，因而使用2个驱动晶体管。亦即，造成存储单元面积的增大。再者，SGT的制造方法提案有一种在形成柱状半导体层后，堆积栅极导电膜，并使之平坦化，进行蚀刻而作成所希望的长度的技术(专利文献4)。依据以该高集成且高性能而获得高良率的SGT的制造方法，SGT的物理栅极长度在晶圆上的全部的晶体管中为一定。此外，若静态型存储单元更进一步微细化，因尺寸缩小，连接于存储节点的MOS晶体管的栅极电容及扩散层电容会减少，此时若将放射线从外部照射至静态型存储单元时，会在半导体衬底内沿着放射线的射程，产生电子空穴对，该电子空穴对的至少一方会流入形成漏极的扩散层而产生数据的反转，并产生无法保持正确数据的软性错误现象。该软性错误现象存储单元的微细化越进展，连接于存储节点的MOS晶体管的栅极电容及扩散层电容的减少会比在放射线产生的电子空穴对更显著，因此近年来在微细化进展的静态型存储单元中成为重大的问题。因此，已有报导在静态型存储单元的存储节点形成电容器，以确保存储节点所需的充分电荷量，藉此避免软性错误，以确保动作稳定性(专利文献5)。(先前技术文献)(专利文献)专利文献I :日本特开平2-71556号公报专利文献2 :日本特开平2-188966号公报专利文献3 :日本特开平3-145761号公报专利文献4 :日本特开2009-182317号公报专利文献5 :日本特开2008-227344号公报(非专利文献)H. Kawasaki, M. Khater, M. Gui I lorn，N. Fuller, J. Chang, S. Kanakasabapathy, LChang, R. Muralidhar, K. Babich, Q. Yang, J. Ottj D. Klaus, E. Kratschmer，E. Sikorski，R.Miller, R. Viswanathan, Y. Zhang, J. Silverman, Q. Ouyang, A. Yagishita，M. Takayanagi, W.Haensch，and K. Ishimaru，" Demonstration of Highly Scaled FinFET SRAM Cells withHigh-K /Metal Gateand Investigation of Characteristic Variability for the 32nmnode and beyond (具有高介电常数/金属栅极的高度缩放薄膜晶体管静态存储器单元的示范及对于32纳米以下的节点的特性变动的调查)"，IEDM，237-240页，2008.
发明内容
(发明所欲解决的问题)因此，本发明的课题在于提供一种以利用SGT的高集成确保动作稳定性的静态型存储单元。(解决问题的手段)为了达成所述目的，本发明的半导体器件，为具备在衬底上排列有6个MOS晶体管的静态型存储单元的半导体存储器件，其中，所述6个MOS晶体管由用以存取存储器的第I及第2NM0S存取晶体管、用以驱动用来保持存储单元的数据的存储节点的第3及第4NM0S驱动晶体管、及供给用以保持存储单元的数据的电荷的第I及第2PM0S负载晶体管所构成，用以存取存储器的第I及第2NM0S存取晶体管，分别以使柱状半导体层配置在第I扩散层与第2扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第I扩散层、所述柱状半导体层及所述第2扩散层，且在所述柱状半导体层的侧壁形成有栅极；用以保持存储单元的数据而驱动存储节点的第3及第4NM0S驱动晶体管，分别以使柱状半导体层配置在第3扩散层与第4扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第3扩散层、所述柱状半导体层及所述第4扩散层，且在所述柱状半导体层的侧壁形成有栅极；用以保持存储单元的数据而供给电荷的第I及第2PM0S负载晶体管，分别以使柱状半导体层配置在第5扩散层与第6扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第5扩散层、所述柱状半导体层及所述第6扩散层，且在所述柱状半导体层的侧壁形成有栅极；所述第I扩散层、第3扩散层、第5扩散层分别与衬底电性绝缘地配置；形成所述第3及第4NM0S驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度，比形成第I及第2NM0S存取晶体管的第I扩散层的上端与第2扩散层的下端之间的长度为短。此外，本发明的优选实施方式中，提供一种半导体器件，为具备在衬底上排列有6个MOS晶体管的静态型存储单元的半导体存储器件，其中，所述6个MOS晶体管由用以存取存储器的第I及第2NM0S存取晶体管、为了保持存储单元的数据而驱动存储节点的第3及第4NM0S驱动晶体管、及为了保持存储单元的数据而供给电荷的第I及第2PM0S负载晶体管所构成，用以存取存储器的第I及第2NM0S存取晶体管，分别以使柱状半导体层配置在第I扩散层与第2扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第I扩散层、所述柱状半导体层及所述第2扩散层，且在所述柱状半导体层的侧壁形成有栅极；用以保持存储单元的数据而驱动存储节点的第3及第4NM0S驱动晶体管，分别以使柱状半导体层配置在第3扩散层与第4扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第3扩散层、所述柱状半导体层及所述第4扩散层，且在所述柱状半导体层的侧壁形成有栅极；所述 第I扩散层、第3扩散层、第5扩散层分别与衬底电性绝缘地配置；用以保持存储单元的数据而供给电荷的第I及第2PM0S负载晶体管，分别以使柱状半导体层配置在第5扩散层与第6扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第5扩散层、所述柱状半导体层及所述第6扩散层，且在所述柱状半导体层的侧壁形成有栅极；形成所述第3及第4NM0S驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度，比形成第I及第2PM0S负载晶体管的第5扩散层的上端与第6扩散层的下端之间的长度为短。此外，本发明的优选实施方式中，形成所述第I及第2NM0S存取晶体管的第I扩散层的上端与第2扩散层的下端之间的长度，为形成在第3及第4NM0S驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度的I. 3倍至3倍的范围。此外，本发明的优选实施方式中，形成所述第I及第2PM0S负载晶体管的第5扩散层的上端与第6扩散层的下端之间的长度，为形成在第3及第4NM0S驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度的I. 3倍至3倍的范围。此外，本发明的优选实施方式中，所述栅极的从下端至上端的长度相同。
此外，本发明的优选实施方式中，所述第3及第4NM0S驱动晶体管的第3扩散层的上端，比所述第I及第2NM0S存取晶体管的第I扩散层的上端为高。此外，本发明的优选实施方式中，所述第3及第4NM0S驱动晶体管的第4扩散层的下端，比所述第I及第2NM0S存取晶体管的第2扩散层的下端为低。此外，本发明的优选实施方式中，所述第3及第4NM0S驱动晶体管的第3扩散层的上端，比所述第I及第2NM0S存取晶体管的第I扩散层的上端为高，所述第3及第4NM0S驱动晶体管的第4扩散层的下端，比所述第I及第2NM0S存取晶体管的第2扩散层的下端为低。此外，本发明的优选实施方式中，在形成所述第3及第4NM0S驱动晶体管的各第3扩散层后，形成所述第I及第2NM0S存取晶体管的各第I扩散层。此外，本发明的优选实施方式中，所述第3及第4NM0S驱动晶体管的第4扩散层、与所述第I及第2NM0S存取晶体管的各第2扩散层是通过离子植入而形成，用以形成所述第3及第4NM0S驱动晶体管的各第4扩散层的离子植入的能量，比用以形成所述第I及第2NM0S存取晶体管的各第2扩散层的离子植入的能量为高。此外，本发明的优选实施方式中，在所述第3及第4NM0S驱动晶体管的第4扩散层包含有磷。(发明效果)依据本发明，可提供一种可使驱动晶体管的沟道长度比存取晶体管的沟道长度为短，且以高集成确保动作稳定性的静态型存储单元及其制造方法。
图I (a)显示本发明第I及第2实施方式的静态型存储单元的平面图。(b)为(a)的X-X’线的剖面图。图2 Ca)显示本发明第3及第5实施方式的静态型存储单元的剖面图。(b)显示本发明第4及第6实施方式的静态型存储单元的剖面图。图3显示本发明第7实施方式的静态型存储单元的剖面图。图4显示本发明第8实施方式的静态型存储单元的剖面图。
图5显示本发明第9实施方式的静态型存储单元的剖面图。图6显示本发明第10实施方式的静态型存储单元的剖面图。图7说明本发明实施方式的静态型存储单元的制造方法的剖面图。图8说明本发明实施方式的静态型存储单元的制造方法的剖面图。图9说明本发明实施方式的静态型存储单元的制造方法的剖面图。图10说明本发明实施方式的静态型存储单元的制造方法的剖面图。图11说明本发明实施方式的静态型存储单元的制造方法的剖面图。
图12说明本发明实施方式的静态型存储单元的制造方法的剖面图。图13说明本发明实施方式的静态型存储单元的制造方法的剖面图。图14说明本发明实施方式的静态型存储单元的制造方法的剖面图。图15说明本发明实施方式的静态型存储单元的制造方法的剖面图。图16说明本发明实施方式的静态型存储单元的制造方法的剖面图。图17说明本发明实施方式的静态型存储单元的制造方法的剖面图。图18说明本发明实施方式的静态型存储单元的制造方法的剖面图。图19说明本发明实施方式的静态型存储单元的制造方法的剖面图。图20说明本发明实施方式的静态型存储单元的制造方法的剖面图。图21说明本发明实施方式的静态型存储单元的制造方法的剖面图。图22说明本发明实施方式的静态型存储单元的制造方法的剖面图。图23说明本发明实施方式的静态型存储单元的制造方法的剖面图。图24说明本发明实施方式的静态型存储单元的制造方法的剖面图。图25说明本发明实施方式的静态型存储单元的制造方法的剖面图。图26说明本发明实施方式的静态型存储单元的制造方法的剖面图。图27说明本发明实施方式的静态型存储单元的制造方法的剖面图。图28说明本发明实施方式的静态型存储单元的制造方法的剖面图。图29说明本发明实施方式的静态型存储单元的制造方法的剖面图。图30说明本发明实施方式的静态型存储单元的制造方法的剖面图。图31说明本发明实施方式的静态型存储单元的制造方法的剖面图。图32说明本发明实施方式的静态型存储单元的制造方法的剖面图。图33说明本发明实施方式的静态型存储单元的制造方法的剖面图。图34说明本发明实施方式的静态型存储单元的制造方法的剖面图。图35说明本发明实施方式的静态型存储单元的制造方法的剖面图。图36说明本发明实施方式的静态型存储单元的制造方法的剖面图。图37说明本发明实施方式的静态型存储单元的制造方法的剖面图。图38说明本发明实施方式的静态型存储单元的制造方法的剖面图。图39说明本发明实施方式的静态型存储单元的制造方法的剖面图。图40说明本发明实施方式的静态型存储单元的制造方法的剖面图。图41说明本发明实施方式的静态型存储单元的制造方法的剖面图。图42说明本发明实施方式的静态型存储单元的制造方法的剖面图。图43说明本发明实施方式的静态型存储单元的制造方法的剖面图。
图44说明本发明实施方式的静态型存储单元的制造方法的剖面图。图45说明本发明实施方式的静态型存储单元的制造方法的剖面图。图46说明本发明实施方式的静态型存储单元的制造方法的剖面图。图47说明本发明实施方式的静态型存储单元的制造方法的剖面图。图48说明本发明实施方 式的静态型存储单元的制造方法的剖面图。图49说明本发明实施方式的静态型存储单元的制造方法的剖面图。图50说明本发明实施方式的静态型存储单元的制造方法的剖面图。图51说明本发明实施方式的静态型存储单元的制造方法的剖面图。图52说明本发明实施方式的静态型存储单元的制造方法的剖面图。图53说明本发明实施方式的静态型存储单元的制造方法的剖面图。图54说明本发明实施方式的静态型存储单元的制造方法的剖面图。图55说明本发明实施方式的静态型存储单元的制造方法的剖面图。图56说明本发明实施方式的静态型存储单元的制造方法的剖面图。图57说明本发明实施方式的静态型存储单元的制造方法的剖面图。图58说明本发明实施方式的静态型存储单元的制造方法的剖面图。
具体实施例方式以下，参照
本发明的实施方式。此外，本发明并非由以下所示的实施方式所限定者。图I显示本发明第I实施方式的静态型存储单元的平面图及剖面图。第3NM0S驱动晶体管101具备第3扩散层119、柱状半导体层149、及第4扩散层107。在第3NM0S驱动晶体管101的柱状半导体层149、第4扩散层107的一部分及第3扩散层119的一部分的侧壁，隔着栅极绝缘膜113形成有栅极125。第1NM0S存取晶体管103具备第I扩散层121、柱状半导体层151、及第2扩散层109。在第1NM0S存取晶体管103的柱状半导体层151、第2扩散层109的一部分及第I扩散层121的一部分的侧壁，隔着栅极绝缘膜115形成有栅极126。栅极125的栅极高度在第3NM0S驱动晶体管的附近变低，物理栅极长度比栅极126短。形成第1NM0S存取晶体管103的第I扩散层121与第2扩散层109之间的长度，为形成第3NM0S驱动晶体管101的第3扩散层119与第4扩散层107之间的长度的2倍。藉此，驱动晶体管的电流驱动力在未增加面积的情形下可设为存取晶体管的电流驱动力的2倍，且可确保动作稳定性。第1PM0S负载晶体管102具备第5扩散层120、柱状半导体层150、及第6扩散层108。在第1PM0S负载晶体管102的柱状半导体层150、第5扩散层120的一部分及第6扩散层108的一部分的侧壁，隔着栅极绝缘膜114形成有栅极125。第3NM0S驱动晶体管101与第1PM0S负载晶体管102以栅极125连接。此外，第3扩散层119、第5扩散层120、第I扩散层121以硅化物(图中未示出)连接。在本附图中，为了使第3扩散层119、第5扩散层120、第I扩散层121分别与衬底电性绝缘，虽使用SOI衬底，但只要可电性绝缘即可，例如亦可使用Si衬底，以形成PN接合，并利用PN接合的反偏压状态而形成电性绝缘。
第4NM0S驱动晶体管106具备第3扩散层124、柱状半导体层、及第4扩散层112。在第4NM0S驱动晶体管106的柱状半导体层、第3扩散层124的一部分及第4扩散层112的一部分的侧壁，隔着栅极绝缘膜118形成有栅极128。第2NM0S存取晶体管104具备第I扩散层122、柱状半导体层、及第2扩散层110。在第2NM0S存取晶体管104的柱状半导体层、第I扩散层122的一部分及第2扩散层110的一部分的侧壁，隔着栅极绝缘膜116形成有栅极127。虽图中未示出，但形成第2NM0S存取晶体管104的第I扩散层122与第2扩散层110之间的长度，为形成第4NM0S驱动晶体管106的第3扩散层124与第4扩散层112之间的长度的2倍。第2PM0S负载晶体管105具备第5扩散层123、柱状半导体层、及第6扩散层111。在第2PM0S负载晶体管105的柱状半导体层、第5扩散层123的一部分及第6扩散层111的一部分的侧壁，隔着栅极绝缘膜117形成有栅极128。第4NM0S驱动晶体管106与第2PM0S负载晶体管105以栅极125连接。此外，第 I扩散层122、第5扩散层123、第3扩散层124以硅化物(图中未示出)连接。再者，在本附图中，为了使第I扩散层122、第5扩散层123、第3扩散层124分别与衬底电性绝缘，虽使用SOI衬底，但只要可电性绝缘即可，例如亦可使用Si衬底，以形成PN接合，并利用PN接合的反偏压状态而形成电性绝缘。在栅极125上形成有接触件130，在第I扩散层122、第5扩散层123上形成有接触件137。接触件130、137以金属142连接。在栅极128上形成有接触件139，在第5扩散层120、第I扩散层121上形成有接触件132。接触件139、132以金属144连接。在第6扩散层108上形成有接触件131，在第6扩散层111上形成有接触件138，在接触件131、138连接有金属143，且供给有电源。在第4扩散层107上形成有接触件129，且形成有金属141，且供给有电源。在第4扩散层112上形成有接触件140，且形成有金属148，且供给有电源。在第2扩散层109上形成有接触件133，且形成有金属145，以作为位线。在第2扩散层110上形成有接触件136，且形成有金属210，以作为位线。在栅极126上形成有接触件134，且形成有金属146，以作为字符线。在栅极127上形成有接触件135，且形成有金属147，以作为字符线。本发明第2实施方式的静态型存储单元的平面图及剖面图与图I相同。在该实施方式中，形成第3NM0S驱动晶体管101的第3扩散层119与第4扩散层107之间的长度，比形成第1PM0S负载晶体管102的第5扩散层120与第6扩散层108之间的长度为短。在SRAM中，PMOS的负载晶体管以最小尺寸形成，且形成为PMOS的负载晶体管的电流驱动力比NMOS的存取晶体管的电流驱动力小。亦即，NMOS的存取晶体管及PMOS的负载晶体管的沟道长度形成为相同。因此，在本发明中，NMOS的驱动晶体管101的沟道长度比PMOS的驱动晶体管102的沟道长度为短。图2 (a)及(b)显示本发明第3及第4实施方式的静态型存储单元的剖面图。在图2 Ca)中，形成第1NM0S存取晶体管103的第I扩散层121的上端与第2扩散层109的下端之间的长度，设为形成第3NM0S驱动晶体管101的第3扩散层119的上端与第4扩散层107的下端之间的长度的I. 3倍。在图2 (b)中，形成第1NM0S存取晶体管103的第I扩散层121的上端与第2扩散层109的下端之间的长度，设为形成第3NM0S驱动晶体管101的第3扩散层119的上端与第4扩散层107的下端之间的长度的3倍。将驱动晶体管的沟道长度设为越短，越能确保动作稳定性，但若一方变短时，则会产生短沟道效应，而无法截断晶体管。因此，虽可依所要的要求适当选择，但就一例而言，若设为上述的I. 3倍至3倍之间的范围，则可谋求动作稳定性的确保及短沟道效应的抑制。本发明第5及第6实施方式的静态型存储单元的平面图及剖面图与图2 Ca)及(b)相同。在第5实施方式中，形成第1PM0S负载晶体管102的第5扩散层120的上端与第6扩散层108的下端之间的长度，设为形成第3NM0S驱动晶体管101的第3扩散层119的上端与第4扩散层107的下端之间的长度的I. 3倍。在第6实施方式中，形成第1PM0S负载晶体管102的第5扩散层120的上端与第6扩散层108的下端之间的长度，设为形成第3NM0S驱动晶体管101的第3扩散层119的上端与第4扩散层107的下端之间的长度的3倍。将驱动晶体管的沟道长度设为越短，越能确保动作稳定性，但若一方变短时，则会产生短沟道效应，而无法截断晶体管。因此，虽可依所要的要求适当选择，但就一例而言，若设为上述的I. 3倍至3倍之间的范围，则可谋求动作稳定性的确保及短 沟道效应的抑制。图3显示本发明第7实施方式的静态型存储单元的剖面图。将栅极125、126的物理栅极长度设为相同者。由于栅极125、126的从下端至上端的长度(亦即物理栅极长度)为相同，因此可使用所述的SGT的制造方法，该方法在形成柱状半导体层后，堆积栅极导电膜，并使之平坦化，进行回蚀刻而作成所希望的长度。通常，使沟道长度变短者如图I所示，使物理栅极长度变短。若使物理栅极长度变短，则栅极电容会变小。若栅极电容变小，则会发生软性错误(soft, error)，而无法确保动作稳定性。另一方面，图3仅使驱动晶体管的电流驱动力变短，物理栅极长度则相同，因此虽将驱动晶体管的沟道长度设为2倍，栅极电容亦不会变小。亦即，驱动晶体管的电流驱动力可设为存取晶体管的电流驱动力的二倍，以确保动作稳定性，且避免软性错误，而可确保动作稳定性。图4显示本发明第8实施方式的静态型存储单元的剖面图。在图4的实施方式中，物理栅极长度相同，第3NM0S驱动晶体管101的第3扩散层119的上端，位于比第1NM0S存取晶体管103的第I扩散层121的上端更高的位置。藉此，第3NM0S驱动晶体管101可增大栅极125与第3扩散层119之间的重叠电容。当第3NM0S驱动晶体管101截断时，栅极125与第3扩散层119间的重叠电容成为寄生在存储节点的寄生电容，由于重叠电容较大，因此可进一步避免软性错误，而可确保动作稳定性。图5显示本发明第9实施方式的静态型存储单元的剖面图。与图4不同的是，第3NM0S驱动晶体管101的第3扩散层119的上端、与第1NM0S存取晶体管103的第I扩散层121的上端的高度为相同，第3NM0S驱动晶体管101的第4扩散层107的下端，比第1NM0S存取晶体管103的第2扩散层109的下端为低。即使在第5实施方式中，由于仅使驱动晶体管的沟道长度变短，物理栅极长度则相同，因此虽将驱动晶体管的电流驱动力设为2倍，栅极电容亦不会变小，因此驱动晶体管的电流驱动力可设为存取晶体管的电流驱动力的二倍，以确保动作稳定性，且复避免软性错误，而可确保动作稳定性。然而，并没有如图4的更进一步的优点，即当第3NM0S驱动晶体管101截断时，栅极125与第3扩散层119间的重叠电容成为寄生在存储节点的寄生电容，由于重叠电容较大，因此可进一步避免软性错误，而可确保动作稳定性。然而，当将存储节点设计成来到晶体管的上方时，具有更加避免软性错误的优点。但是，之后会在制造方法进行说明，为了制作图4的形状，在第3扩散层用的离子植入后，需要比较长的热处理。以离子植入形成第4扩散层107时，通过使用提高植入的能量、或扩散长度较长的磷，即可使第3NMOS驱动晶体管101的第4扩散层107的下端，比第INMOS存取晶体管103的第2扩散层109的下端为低。亦即，可使热处理比图4为少。图6显示本发明第10实施方式的静态型存储单元的剖面图。与图4不同的是，第3NM0S驱动晶体管101的第3扩散 层119的上端，比第1NM0S存取晶体管103的第I扩散层121的上端为高，第3NM0S驱动晶体管101的第4扩散层107的下端，比第1NM0S存取晶体管103的第2扩散层109的下端为低。即使在图6的实施方式中，由于使驱动晶体管的沟道长度比存取晶体管的沟道长度短，因此可确保动作稳定性。再者，亦可作到图4的优点的避免软性错误。由于第3扩散层119的扩散长度较短，因此与制作图4的形状相比较，能以较少的热处理来形成。当以离子植入形成第4扩散层107时，通过使用提高植入的能量、或扩散长度较长的磷，即可使第3NM0S驱动晶体管101的第4扩散层107的下端，比第1NM0S存取晶体管103的第2扩散层109的下端为低。亦即，可使热处理比图4为少，且亦可避免软性错误。然而，与图4的形状及图5的形状相比较，制造步骤会增加。虽显示以上各式各样的形态，但依所要的要求适当地选择即可。以下，参照图7至图32说明用以形成本发明实施方式的图4的静态型存储单元构造的制造步骤的一例。图7显示在硅152上形成有氧化膜157，并在氧化膜上形成平面状硅158，且形成分别在上部具有氮化膜硬掩模(hard mask) 162、163、164的柱状硅159、160、161的状态。从图7的状态通过堆积氧化膜，并进行回蚀刻，如图8所示形成氧化膜侧壁165、166、167。然后,形成用以形成第3扩散层119的抗蚀剂(resist) 168。在此状态下，如图9所示植入砷，以形成第3扩散层119。然后，如图10所示，剥离抗蚀剂168，并剥离氧化膜侧壁165、166、167，以进行第一
次的热处理。再者，如图11所示，形成氧化膜侧壁169、170、171。之后，形成用以形成第I扩散层121的抗蚀剂172。在该状态下，如图12所示，植入砷而形成第I扩散层121。然后，如图13所示，剥离抗蚀剂172，并剥离氧化膜侧壁169、170、171，以进行第二次的热处理。第3扩散层119由于接受二次的热处理，因此第3扩散层119的上端比第I扩散层121的上端为高。藉此，驱动晶体管的沟道长度比存取晶体管的沟道长度为短，而可确保动作稳定性。接着，如图14所示，形成氧化膜侧壁173、174、175。然后，形成用以形成第5扩散层120的抗蚀剂176。在该状态下，如图15所示，植入硼而形成第5扩散层120。从该状态，如图16所示，剥离抗蚀剂176，并剥离氧化膜侧壁173、174、175，以进行
热处理。然后，如图17所示，形成形成组件分离用的抗蚀剂，进行硅的蚀刻，以剥离抗蚀剂。
接着，如图18所示，以埋设组件间的方式形成氧化膜153，然后堆积常压CVD氧化膜，并进行回蚀刻，藉此形成氧化膜177。此时，氧化膜178、179、180会残留在氮化膜硬掩模162、163、164 上。再者，如图19所示，形成栅极绝缘膜113、114、115，堆积栅极导电膜181，并使之平坦化。氧化膜178、179、180露出后，蚀刻氧化膜178、179、180，且复进行平坦化，将氮化膜硬掩模作为挡止件。栅极绝缘膜为氧化膜、氮化膜、氧氮化膜、高电介质膜中的一种。栅极导电膜多晶娃、金属与多晶娃的积层膜、金属膜中的一种。接着，如图20所示，对栅极绝缘膜181进行回蚀刻，而获得所希望的物理栅极长度。结果，在全部的晶体管中物理栅极长度为一定。然后，堆积氧化膜，并堆积氮化膜，进行蚀刻，而残存为侧壁状，如图21所示，形成由氧化膜184、氮化膜185所构成的绝缘膜侧壁、由氧化膜186、氮化膜187所构成的绝缘膜侧壁、及由氧化膜188、氮化膜189所构成的绝缘膜侧壁。
接着，如图22所示，形成用以对栅极进行蚀刻的抗蚀剂182、183。然后，如图23所示，对栅极导电膜181进行蚀刻，形成栅极125、126，对氧化膜177进行蚀刻，形成氧化膜154、155，并剥离抗蚀剂182、183。接着，如图24所示，对由氧化膜184、氮化膜185所构成的绝缘膜侧壁、由氧化膜186、氮化膜187所构成的绝缘膜侧壁、及由氧化膜188、氮化膜189所构成的绝缘膜侧壁进行蚀刻。再者，堆积氮化膜，进行蚀刻，而残存为侧壁状，如图25所示，形成氮化膜侧壁190、191、192、193、194。接着，如图26所示，形成用以形成第2扩散层107、109的抗蚀剂195。然后，如图27所示，离子植入砷而形成第4扩散层107、第2扩散层109。然后，如图28所示，剥离抗蚀剂195，以进行热处理。如图29所示，形成用以形成第6扩散层108的抗蚀剂196。接着，如图30所示，离子植入硼而形成第6扩散层108。然后，如图31所示，剥离抗蚀剂196，以进行热处理。然后，如图32所示，堆积层间膜156，以形成接触件129、130、131、132、133、134，并形成金属141、142、143、144、145、146。在形成层间膜之前，亦可在第3扩散层119、第5扩散层120、第I扩散层121上形成娃化物。此外，亦可在第4扩散层107、第6扩散层108、第2扩散层109上形成硅化物。由以上得知，通过使驱动晶体管的沟道长度比存取晶体管的沟道长度为短，而确保动作稳定性。再者，通过将驱动晶体管的物理栅极长度与存取晶体管的物理栅极长度设为相同，可使用所述SGT的制造方法。亦即，驱动晶体管的电流驱动力可设为存取晶体管的电流驱动力的二倍，以确保动作稳定性，且由于仅使驱动晶体管的沟道长度变短，物理栅极长度相同，因此尽管将驱动晶体管的电流驱动力设为二倍，栅极电容亦不会变小，因此可避免软性错误，且确保动作稳定性。再者，显示一种用以形成以下构造的制造方法，该构造为驱动晶体管的第3扩散层的上端设为位于比存取晶体管的第I扩散层的上端更高的位置，因此，驱动晶体管可将栅极与第3扩散层间的重叠电容增大，且复可避免软性错误，且确保动作稳定性。
以下，参照图33至图58说明用以形成本发明实施方式的图5的静态型存储单元构造的制造步骤的一例。图33为以下构造在硅152上形成有氧化膜157，且在氧化膜157上形成平面状的硅158，且形成有分别在上部具有氮化膜硬掩模162、163、164的柱状硅159、160、161。接着，如图34所示，堆积氧化膜，并进行回蚀刻，而形成氧化膜侧壁169、170、171。然后，形成用以形成第3扩散层119、第I扩散层121的抗蚀剂172。再者，如图35所示，植入砷而形成第3扩散层119、第I扩散层121。然后，如图36所示，剥离抗蚀剂172，并剥离氧化膜侧壁169、170、171，以进行热处理。接着，如图37所示，形成氧化膜侧壁173、174、175。之后，形成用以形成第5扩散层120的抗蚀剂176。 然后，如图38所示，植入硼而形成第5扩散层120。然后，如图39所示，剥离抗蚀剂176，并剥离氧化膜侧壁173、174、175，以进行热处理。然后，如图40所示，形成组件分离形成用的抗蚀剂，进行硅的蚀刻，以剥离抗蚀剂。接着，如图41所示，以埋设组件间的方式形成氧化膜153，然后堆积常压CVD氧化膜，并进行回蚀刻，藉此形成氧化膜177。此时，氧化膜178、179、180会残留在氮化膜硬掩模162、163、164 上。再者，如图42所示，形成栅极绝缘膜113、114、115，堆积栅极导电膜181，并使之平坦化。氧化膜178、179、180露出后，蚀刻氧化膜178、179、180，且进行平坦化，将氮化膜硬掩模作为挡止件。栅极绝缘膜为氧化膜、氮化膜、氧氮化膜、高电介质膜中的一种。栅极导电膜为多晶娃、金属与多晶娃的积层膜、金属膜中的一种。接着，如图43所示，对栅极绝缘膜181进行回蚀刻，而获得所希望的物理栅极长度。结果，在全部的晶体管中物理栅极长度为一定。然后，如图44所示，堆积氧化膜，并堆积氮化膜，进行蚀刻，而残存为侧壁状，以形成由氧化膜184、氮化膜185所构成的绝缘膜侧壁、由氧化膜186、氮化膜187所构成的绝缘膜侧壁、及由氧化膜188、氮化膜189所构成的绝缘膜侧壁。接着，如图45所示，形成用以对栅极进行蚀刻的抗蚀剂182、183。然后，如图46所示，对栅极导电膜181进行蚀刻，形成栅极125、126，对氧化膜177进行蚀刻，形成氧化膜154、155，并剥离抗蚀剂182、183。接着，如图47所示，对由氧化膜184、氮化膜185所构成的绝缘膜侧壁、由氧化膜186、氮化膜187所构成的绝缘膜侧壁、及由氧化膜188、氮化膜189所构成的绝缘膜侧壁进行蚀刻。再者，如图48所示，堆积氮化膜，进行蚀刻，而残存为侧壁状，以形成氮化膜侧壁190、191、192、193、194。接着，如图49所示，形成用以形成第4扩散层107的抗蚀剂201。然后，如图50所示，离子植入砷或磷而形成第4扩散层107。使用砷时只要增大离子植入的能量即可。此外，通过使用扩散长度较长的磷，即可使第3NM0S驱动晶体管101的第4扩散层107的下端，比第INMOS存取晶体管103的第2扩散层109的下端为低。可适当地选择使用砷，或使用磷。然后，如图51所示，剥离抗蚀剂201，以进行热处理。如图52所示，形成用以形成第2扩散层109的抗蚀剂202。接着，如图53所示，离子植入砷而形成第2扩散层109。然后，如图54所示，剥离抗蚀剂202，以进行热处理。然后，如图55所示，形成用以形成第6扩散层108的抗蚀剂203。接着，如图56所示，离子植入硼而形成第2扩散层108。
然后，如图57所示，剥离抗蚀剂203，以进行热处理。此外，如图58所示，堆积层间膜156，以形成接触件129、130、131、132、133、134，并形成金属141、142、143、144、145、146。在形成层间膜之前，亦可在第3扩散层119、第5扩散层120、第I扩散层121上形成娃化物。此外，亦可在第4扩散层107、第6扩散层108、第2扩散层109上形成硅化物。如以上所述，通过使驱动晶体管的沟道长度比存取晶体管的沟道长度为短，即可确保动作稳定性，使热处理比图I更少。以上，虽显示用以形成图4及图5的构造的制造方法，但针对图6所示的构造，可通过组合形成图4的第3扩散层119、第I扩散层121的方法与形成图5的第4扩散层107、第2扩散层109的方法而形成。此外，本发明可在不脱离本发明的广义的精神及范围的情形下进行各式各样的实施方式及变形。此外，上述的实施方式为用以说明本发明的一实施例，并非由上述的实施方式来限定本发明的技术范围。
权利要求
1.一种半导体器件，为具备在衬底上排列有6个MOS晶体管的静态型存储单元的半导体存储器件，其特征在干， 所述6个MOS晶体管由用以存取存储器的第I及第2NM0S存取晶体管、用以驱动用来保持存储单元的数据的存储节点的第3及第4NM0S驱动晶体管、及供给用以保持存储单元的数据的电荷的第I及第2PM0S负载晶体管所构成， 用以存取存储器的第I及第2NM0S存取晶体管，分别以使柱状半导体层配置在第I扩散层与第2扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第I扩散层、所述柱状半导体层及所述第2扩散层，且在所述柱状半导体层的侧壁形成有栅极； 用以保持存储单元的数据而驱动存储节点的第3及第4NM0S驱动晶体管，分别以使柱状半导体层配置在第3扩散层与第4扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第3扩散层、所述柱状半导体层及所述第4扩散层，且在所述柱状半导体层的侧壁形成有栅极； 用以保持存储单元的数据而供给电荷的第I及第2PM0S负载晶体管，分别以使柱状半导体层配置在第5扩散层与第6扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第5扩散层、所述柱状半导体层及所述第6扩散层，且在所述柱状半导体层的侧壁形成有栅极； 所述第I扩散层、第3扩散层、第5扩散层分别与衬底电性绝缘地配置； 形成所述第3及第4NM0S驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度，比形成第I及第2NM0S存取晶体管的第I扩散层的上端与第2扩散层的下端之间的长度为短。
2.—种半导体器件，为具备在衬底上排列有6个MOS晶体管的静态型存储单元的半导体存储器件，其特征在干， 所述6个MOS晶体管由用以存取存储器的第I及第2NM0S存取晶体管、为了保持存储単元的数据而驱动存储节点的第3及第4NM0S驱动晶体管、及为了保持存储单元的数据而供给电荷的第I及第2PM0S负载晶体管所构成， 用以存取存储器的第I及第2NM0S存取晶体管，分别以使柱状半导体层配置在第I扩散层与第2扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第I扩散层、所述柱状半导体层及所述第2扩散层，且在所述柱状半导体层的侧壁形成有栅极； 用以保持存储单元的数据而驱动存储节点的第3及第4NM0S驱动晶体管，分别以使柱状半导体层配置在第3扩散层与第4扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第3扩散层、所述柱状半导体层及所述第4扩散层，且在所述柱状半导体层的侧壁形成有栅极； 所述第I扩散层、第3扩散层、第5扩散层分别与衬底电性绝缘地配置； 用以保持存储单元的数据而供给电荷的第I及第2PM0S负载晶体管，分别以使柱状半导体层配置在第5扩散层与第6扩散层之间的方式在与衬底垂直的方向阶层地配置有所述第5扩散层、所述柱状半导体层及所述第6扩散层，且在所述柱状半导体层的侧壁形成有栅极； 形成所述第3及第4NM0S驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度，比形成第I及第2PM0S负载晶体管的第5扩散层的上端与第6扩散层的下端之间的长度为短。
3.根据权利要求I所述的半导体器件，其特征在干，形成所述第I及第2NM0S存取晶体管的第I扩散层的上端与第2扩散层的下端之间的长度，为形成在第3及第4NM0S驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度的I. 3倍至3倍的范围。
4.根据权利要求2所述的半导体器件，其特征在干，形成所述第I及第2PM0S负载晶体管的第5扩散层的上端与第6扩散层的下端之间的长度，为形成在第3及第4NM0S驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度的I. 3倍至3倍的范围。
5.根据权利要求I所述的半导体器件，其特征在于，所述栅极的从下端至上端的长度相同。
6.根据权利要求5所述的半导体器件，其特征在于，所述第3及第4NM0S驱动晶体管的第3扩散层的上端，比所述第I及第2NM0S存取晶体管的第I扩散层的上端为高。
7.根据权利要求5所述的半导体器件，其特征在于，所述第3及第4NM0S驱动晶体管的第4扩散层的下端，比所述第I及第2NM0S存取晶体管的第2扩散层的下端为低。
8.根据权利要求5所述的半导体器件，其特征在于，所述第3及第4NM0S驱动晶体管的第3扩散层的上端，比所述第I及第2NM0S存取晶体管的第I扩散层的上端为高， 所述第3及第4NM0S驱动晶体管的第4扩散层的下端，比所述第I及第2NM0S存取晶体管的第2扩散层的下端为低。
9.根据权利要求6所述的半导体器件，其特征在于，在形成所述第3及第4NM0S驱动晶体管的各第3扩散层后，形成所述第I及第2NM0S存取晶体管的各第I扩散层。
10.根据权利要求7所述的半导体器件，其特征在于，所述第3及第4NM0S驱动晶体管的第4扩散层、与所述第I及第2NMOS存取晶体管的各第2扩散层是通过离子植入而形成， 用以形成所述第3及第4NM0S驱动晶体管的各第4扩散层的离子植入的能量，比用以形成所述第I及第2NMOS存取晶体管的各第2扩散层的离子植入的能量为高。
11.根据权利要求7所述的半导体器件，其特征在于，在所述第3及第4NM0S驱动晶体管的第4扩散层包含有磷。
全文摘要
本发明的半导体存储器件由在衬底上排列有6个MOS晶体管的静态型存储单元所构成。所述6个MOS晶体管分别由用以存取存储器的第1及第2NMOS存取晶体管、用以驱动用来保持存储单元的数据的存储节点的第3及第4NMOS驱动晶体管、及供给用以保持存储单元的数据的电荷的第1及第2PMOS负载晶体管所构成。用以存取存储器的第1及第2NMOS存取晶体管，在与衬底垂直的方向阶层地配置有第1扩散层、柱状半导体层及第2扩散层；所述柱状半导体层配置在所述第1扩散层与所述第2扩散层之间，且在所述柱状半导体层的侧壁形成有栅极。用以保持存储单元的数据而驱动存储节点的第3及第4NMOS驱动晶体管，在与衬底垂直的方向阶层地配置有第3扩散层、柱状半导体层及第4扩散层，所述柱状半导体层配置在所述第3扩散层与所述第4扩散层之间，且在所述柱状半导体层的侧壁形成有栅极；用以保持存储单元的数据而供给电荷的第1及第2PMOS负载晶体管分别在与衬底垂直的方向阶层地配置有第5扩散层、柱状半导体层及第6扩散层，所述柱状半导体层配置在所述第5扩散层与所述第6扩散层之间，且在所述柱状半导体层的侧壁形成有栅极。再者，形成第3及第4NMOS驱动晶体管的第3扩散层的上端与第4扩散层的下端之间的长度，比形成第1及第2NMOS存取晶体管的第1扩散层的上端与第2扩散层的下端之间的长度为短。
文档编号H01L21/8244GK102714181SQ20108005557
公开日2012年10月3日 申请日期2010年12月7日 优先权日2010年12月7日
发明者中村広记, 舛冈富士雄 申请人:新加坡优尼山帝斯电子私人有限公司