专利名称：反侧设计的iii-氮化物器件的制作方法
技术领域：
本发明涉及一种在III族氮化物半导体上制作的半导体器件。
背景技术：
对于高功率电子器件应用，III族氮化物基器件相对于硅基器件具有很多潜在的材料优点。其中，这些包括更大的带隙和击穿场、二维电子气(2DEG)中的高电子迁移率、低热生成电流(thermal generation current)和使用直接带隙的可能性，还加上在很多用于新颖的器件功能的这些结构中可应用的各种能带和极化设计技术。然而，由于缺少用于器件制作的低成本的衬底而使得阻碍了应用。 有时在诸如碳化硅、蓝宝石或者硅的适合的衬底上通过异质外延形成器件。用于施加层的技术能够包括分子束外延(MBE)或者金属有机化学气相沉积(MOCVD)和氢化物气相外延(HVPE)。氮化镓(GaN)的高电压器件可能要求厚的GaN层，诸如2_6微米厚的层。可能难以通过异质外延生长厚的氮化镓。使用了诸如梯度层或者超晶格的各种应力管理技术和诸如铁(Fe)或者碳(C)掺杂的各种补偿技术来使得能够生长厚的层并且实现高电阻率缓冲层。虽然GaN缓冲层的总厚度在一些器件中可能是重要的，但是实现具有低缺陷密度材料的足够厚的层也可能是重要的。提供带隙中的深能级的广延缺陷和点缺陷以及掺杂物的浓度必须低。这能够在器件不经受陷阱、泄漏或者早期击穿效应的情况下，有利于在高电压下的器件的操作。为了在诸如异质结场效应晶体管(HFET)的晶体管中跨源极/栅极和漏极容纳大的电压，或者在二极管中跨阳极和阴极容纳大的电压，电极之间的用于承受电压所需的间隔通常必须大一例如，IkV器件可能需要10微米或更大的电极间隔。因此，高电压横向器件要求大的面积并且需要在低成本衬底上制成。硅衬底通常是用于形成III-N型器件的最成本有效的衬底。然而，由于硅和氮化镓之间的大的晶格失配和热失配，可能要求成核和应力管理层。诸如AlxGahN的超晶格层的这些层可能具有高密度的位错和其它深陷阱中心。虽然该方法能够产生可接受的间隔物、沟道和势垒层，但是难以实现高质量的缓冲层。由于间隔层下面的层可能在带隙中具有高浓度的缺陷水平，因此这能够引起漏极电压感生的电流崩塌和在高漏极偏压下的泄漏，并且还能够降低器件的击穿电压。
发明内容
在一个方面，描述了一种III族氮化物器件，其包括III-氮化物层的堆叠、第一钝化层、第二钝化层和一个或多个导电接触。该堆叠包括沟道层、与沟道层直接相邻的势垒层以及与沟道层的和势垒层相反的一侧直接相邻的间隔层。沟道层包括在沟道层中与势垒层相邻的2DEG沟道。第一钝化层在与沟道层相反的一侧上直接接触间隔层的表面，其中第一钝化层是电绝缘体并且III-氮化物层的堆叠和第一钝化层形成具有邻近第一钝化层的反侧和邻近势垒层的正侧的结构。第二钝化层在该结构的正侧上。接触电连接到2DEG沟道。
在另一方面，描述了一种用于形成器件的方法。在母衬底上形成成核层，其中成核层包括A1N。在母衬底上的成核层上形成应力管理层，其中应力管理层包括III-氮化物材料。在应力管理层上形成III-氮化物层的堆叠，其中形成堆叠包括形成其中具有2DEG沟道的沟道层，堆叠具有与应力管理层相反的正面。将堆叠的正面附着到载体晶圆。移除母衬底、成核层和应力管理层的整体，其中移除步骤暴露堆叠的反表面。利用电介质层钝化该反表面。在又一方面，描述了一种用于形成器件的方法。在母衬底上形成成核层，其中成核层包括A1N。在母衬底上的成核层上形成应力管理层，其中应力管理层包括III-氮化物材料。在应力管理层上形成III-氮化物层的堆叠，其中形成堆叠包括形成其中具有2DEG沟道的沟道层。移除至少母衬底的一部分、成核层的一部分和应力管理层的一部分，其中移除步骤仅移除母衬底的一部分并且形成薄外骨骼部分和厚外骨骼部分，其中母衬底在薄外骨骼部分中比在厚外骨骼部分中更薄。这里描述的器件和方法的实施可以包括下述特征中的一个或多个。第一钝化层和第二钝化层可以每个均具有足够大的带隙、足够低的体缺陷密度和足够低的界面密度， 从而与具有III-氮化物层的堆叠并且缺乏第一钝化层和第二钝化层的器件相比改进了器件的击穿。第一钝化层可以具有小于IO1Vcm2的起作用的界面态密度(active interfacestate density)和小于 102°/cm3 的起作用的体陷讲密度(active bulk trap density)。第一钝化层或者第二钝化层可以由无机电介质材料形成。第一钝化层或第二钝化层可以包括氮化硅、二氧化硅、氧氮化硅、氧化铝或者氮化铝。第一钝化层或者第二钝化层可以是有机电介质材料。第一钝化层或者第二钝化层可以包括有机树脂。有机树脂可以包括聚酰亚胺、苯并环丁烯(BCB)或者SU8中的一种。钝化层可以包括至少一种有机电介质材料和至少一种无机电介质材料的堆叠。导电接触可以电连接到结构的反侧。III-氮化物层的堆叠可以在O. 5至30微米厚之间。器件可以包括栅极接触和栅极电介质，其中栅极电介质在III-氮化物层的堆叠与第二钝化层之间。一个或多个导电接触中的一个可以是在结构的正侧上的栅极接触；导电接触中的一个可以是在结构的正侧上的源极接触；导电接触中的一个可以是在结构的反侧上的漏极接触；并且第二钝化层可以覆盖包括栅极接触和源极接触之间的间隔的结构的正侧的整体。器件可以包括与间隔层接触的成核和应力管理层；以及包括硅的母衬底，其中成核和应力管理层在III-氮化物层的堆叠和母衬底之间；其中器件具有包括III-氮化物层的堆叠的第一部分和包括III-氮化物层的堆叠、成核和应力管理层以及母衬底的第二部分，第二部分形成外骨骼并且第一部分可以与母衬底和成核和应力管理层无关。器件可以包括在母衬底的与III-氮化物层的堆叠相反的一侧上的电介质层。器件可以包括导电层，其中电介质层在金属化层与母衬底之间。外骨骼可以具有薄部分和厚部分，其中薄部分中的母衬底比厚部分中的母衬底更薄并且导电层不延伸到外骨骼的厚部分中。薄部分中的母衬底可以在大约10至50微米之间。导电层可以在连接到第二部分中的导电焊盘的正侧上。外骨骼可以在III-氮化物层的堆叠中维持足够的应变以在沟道层中产生2DEG。第二钝化层可以局限于第一部分。外骨骼上的控制、保护、同步或驱动电路中的至少一个可以在硅或III-氮化物有源区中。形成器件可以包括形成与2DEG沟道电接触的导电接触。III-氮化物层的堆叠可以包括在沟道层的第一侧上的势垒层和位于沟道层的第二侧上的间隔层；间隔层可以包括蚀刻停止层；并且移除步骤可以蚀刻到蚀刻停止层。该方法可以包括形成到2DEG沟道的外部接触，其中该外部接触延伸穿过电介质层。该方法可以包括在III-氮化物层的堆叠中制作二极管或晶体管中的一种。III-氮化物层的堆叠可以包括在沟道层的第一侧上的势垒层和在沟道层的第二侧上的间隔层；间隔层可以包括蚀刻停止层并且移除步骤可以蚀刻到蚀刻停止层。可以使用下述技术中的一个或多个来实现形成高电压横向III族氮化物器件的目的。可以通过在低成本衬底上的异质外延来制作适合的半导体堆叠，在外延膜的正面附着在也具有适合的金属化和通孔的载体晶圆上之后移除该低成本衬底。衬底材料可以被减薄，其可以包括外延材料的减薄。可以移除形成缓冲层的有缺陷的成核和应力管理层。可以处理反表面以移除表面附近缺陷并且以钝化层覆盖该反表面。适合的通孔和金属化可以使得正面的器件端子在反面上是可接入的。使用最适合用于在晶圆/衬底上生长的异质外延层中的特定功能的布局和工艺来制作这里描述的器件中的一些，其上形成器件的晶圆/衬底然后被安装在另外的适合的晶圆上并且移除初始的晶圆/衬底以及在异质外延期间生长的成核和应力管理层；反面然后被钝化并且为金属化而打开到上电极的接触通孔。取决于封装要求，可以选择使最终衬 底在正面或反面上具有适合的结构和工艺以与器件金属化焊盘接触。
图I示出了 HFET的半单元的横截面的示意图。图2 Ca)至图2 Cm)描绘了加工的各个阶段的器件的示意性横截面。图3示出了其中在正面上接入栅极而从反面接入源极和漏极的HFET的横截面的示意图。图4示出了具有阶梯场板(stepped field plate)的接地栅极HFET的横截面的示意图。图5示出了横向肖特基二极管的横截面的示意图。图6和图7示出了其中原始衬底的截面保留为外骨骼以维持器件的有源区中的拉伸应变的平面和横截面的示意图。图8 (a)至图8 (f)示出了在加工的各个阶段的具有外骨骼的实施的横截面的示意图。在各个附图中相同的附图标记指示相同的元件。
具体实施例方式这里描述了使得能够使用硅基衬底形成III-氮化物型器件的技术。如这里所使用的，正面或者器件面是晶圆或者外延层的、在其上通过形成与半导体欧姆和/或肖特基和/或金属-绝缘体-半导体(MIS)接触的电极而制作横向器件的面。反面与正面或者器件面相反。如这里使用的，术语“III-氮化物材料”或者“III-N材料”指根据计量式AlxInyGazN的化合物半导体材料，其中x+y+z等于I或大约为I。这里描述的器件是III族面器件。然而，这里描述的技术能够在适当地改变2DEG层的相对位置和该层类型(即，该层是P型或是η型或是本征)的情况下应用于N面器件。如这里所使用的，“(一个或多个)有源层”是其中制成器件的一组III-氮化物层，其中由于在端子处施加的电压导致的有源层中的至少一个势垒的变化引起电流以想要的方式流过至少一对端子；并且“有源区”是包括半导体器件的一个或多个单元的面区域(areal area)。例如这里所涉及的功率晶体管的单元包括源极、栅极和漏极，并且二极管的单元包括阳极和阴极以及位于其间的接入区(access region)。另外,这里描述的器件是n沟道器件,但是一般性的概念也能够应用于P沟道器件。在硅衬底上形成有III-氮化物层的一些功率器件利用成核和应力管理层来使得能够适当地形成III-氮化物层。需要移除具有高缺陷浓度的成核和应力管理层来使得高电压功率器件能够满足可接受的开关性能。为了移除有缺陷的层，需要通过移除母衬底并且然后移除在III族氮化物层的反面上的有缺陷的外延层来接入这些层。为此，正面被安装在适当的载体晶圆上。移除其上初始进行生长的衬底，即母衬底，并且然后移除有缺陷的层。在移除母衬底和一个或多个有缺陷的层之后，施加适当的钝化层。钝化层确保了在没 有陷阱的负面影响的情况下的高电压操作。而且，薄的有源层本身不能够支持高电压操作并且在两个面上都不具有钝化层的情况下，薄的有源层的暴露的表面易受到陷阱效应的影响并且高表面场也会引起空气的介电击穿。适当地图案化的金属化产生了对于器件所需要的接触。如这里所使用的，如果两个或多个接触或其它部件通过足够传导以确保在接触或其它部件中的每一个处的电势始终大致相同的材料连接，则该接触或者其它部件可以称为被“电连接”。III-氮化物外延膜的剥离和成核层的移除能够改变膜中的应变并且影响极化电荷。应变以及因此极化电荷的管理是高电压横向器件的设计中重要的考虑因素。另一个要考虑的是母衬底和缓冲层的移除可能影响有源层中的应变。有源层中的应变会在母衬底和/或成核和应力管理层被移除时变化。有源层中的应变也会在沉积厚的钝化层或者将有源层接合或者附着到操作衬底(handling substrate)或载体衬底的工艺期间变化。有源层中的应变的变化能够意味着极化电荷的变化，这影响器件的电参数。在一些实施中，生长期间在有源层中的晶格应变的量很高使得通过形成位错和堆垛层错或者弛豫晶格应变并且稳定层中的应变的其它缺陷来发生应变释放。在一些其它实施中，应力管理层能够有效地包含在生长温度下在衬底和外延层之间的晶格失配，或者如果生长的外延层很薄，则几乎不存在应变。因此，在生长期间不会发生通过形成缺陷而在上层中的应变释放。然而，随着晶圆冷却到室温，如果相邻层的热膨胀系数存在失配，则应变在III-氮化物外延层中发展。如果衬底是硅，则由于热膨胀系数的失配在III-N层中引起的应变是拉伸的。只要在有源GaN层中存在足够的残余拉伸应变，则极化电荷就足以形成对于低导通电阻器件所要求的2DEG。在形成晶格缺陷以弛豫应变的适度地有缺陷的层(穿透性位错密度TlO9Cm2)中，晶体应变在从衬底剥离外延层时也没有发生很大的变化。然而，具有低缺陷位错的高质量的应变膜在衬底移除之后实质性地弛豫以缓解应变并且极化电荷和因此的2DEG能够得到实质性地减少。对于这些情况，能够在器件结构中并入这些特征以防止拉伸应变以及因此的2DEG崩塌或者能够在AlGaN势垒层中添加适当量的调制掺杂以维持想要的2DEG电荷密度。理想地，应该没有产生应力的任何结构变化或工艺不利地影响有源层中的应变。在下面部分中讨论具体实施的同时，示出了器件的半单元的横截面。通过将横向反转的半单元与相邻的半单元并置来形成完整的单元。功率器件可以包括并行的很多完整的单元，这些单元通过芯片上总线连接到接合焊盘。在一些情况下通过位于半单元本身中的通孔示出了到源极或漏极接触的接入。虽然在很多情况下能够通过在半单元中通孔连接源极和漏极接触，但是在一些情况下，在位于远离器件的有源区的附近总线处或者通孔焊盘处具有通孔、特别是穿过III-氮化物层的通孔可能更好。这将是基于诸如器件布局、电流密度、器件大小等等的很多因素的设计决定，并且该应用包括其中在远离有源器件的位置接入这些接触的情况。在一些实施中，HFET形成有在正面上的栅极和源极接触和在反面上的漏极接触，如图I中所示。层1、2和3是III-氮化物半导体。沟道层I是非故意掺杂或？_掺杂的III-氮化物层，在其中形成器件的沟道，并且2DEG薄层可以位于其中。势垒层2具有大于沟道层I的带隙的带隙。可选地，在势垒层2 (势垒层2’未示出)的顶部上存在非故意掺杂或者P-掺杂的较小带隙材料的帽层。间隔层3具有不小于沟道层I的带隙的带隙并且 可以是多层结构。间隔层3将沟道层I与反面钝化层分离。当层I至层3是高质量层时，减少了影响器件电流的这些层的载流子陷阱或散射。这些层中的缺陷还影响泄漏电流和击穿电压。III-氮化物半导体材料层的堆叠100可以包括沟道层I、间隔层3和势垒层2，并且沟道层I位于间隔层3和势垒层2之间。沟道层I、势垒层2和间隔层3每个均由III-N材料形成。势垒层2的带隙大于沟道层I的带隙，这使得2DEG能够在层I和层2的界面附近形成在沟道层I中。在一些实施中，帽层(未示出)位于势垒层2的相对于沟道层I的相反侧上并且具有小于势垒层2的带隙并且可以被非故意掺杂或者P-掺杂。间隔层3的带隙至少与沟道层I的带隙一样大。在一些实施中，间隔层3由具有彼此不同的组成的材料的多层形成。反侧钝化层4位于间隔层3的相对于沟道层I的相反侧上，反侧钝化层4是诸如氮化硅、氮化铝、氧化硅、氧化铝或者这些中的任何的各种组合或其它适合的电介质的电介质材料，其它适合的电介质可以是无机或有机电介质的组合，有机电解质例如聚酰亚胺、苯并环丁烯(BCB)或者SU8或者这些中的两种或更多种的组合。器件侧钝化层5可以位于III-氮化物半导体材料层的堆叠100的相对于反侧钝化层4的相反侧上，器件侧钝化层5是诸如例如，氮化硅、氮化铝、氧化硅或氧化铝的无机电介质，或者例如聚酰亚胺、苯并环丁烯(BCB)或者SU8或者这些中的两种或更多种的组合的有机电介质的电介质材料。钝化层可以由电介质形成，该电介质相对于III-氮化物具有大的导带偏移，在III-氮化物帽层上产生较少的表面态并且具有低陷阱密度，从而在电介质中没有陷阱辅助隧穿或热载流子陷阱。具有完整的倾斜场板的栅极6由诸如金属的导电层或覆盖有金属的退化掺杂的半导体形成，该金属与该退化掺杂的半导体欧姆接触。对于绝缘栅极HFET，适当的电介质(未示出)可以位于栅极6和势垒层2之间。源极7可以由金属或高掺杂的η型半导体和与该高掺杂的η型半导体欧姆接触的金属层形成。源极7将电子注入到沟道层I。漏极8是金属或高掺杂的η型半导体和与该高掺杂的η型半导体欧姆接触的金属层。金属塞15将漏极8连接到与反侧钝化层4相邻的反侧漏极接触16。反侧漏极接触16使得漏极8能够被连接到器件的反侧。位于通孔的侧壁上的钝化绝缘体14将III-氮化物半导体材料层的堆叠100钝化并且将其与金属塞15、即通过填充通孔形成的塞绝缘，该通孔接下来被填充有导电材料，这里，该通孔导向漏极8。导热且导电层17位于反侧漏极接触16的与反侧钝化层4相反的一侧上。导热且导电层17在反侧漏极接触16和导热且导电衬底18之间。在图2 (a-m)中示意性地示出了对于HFET (在图I中示出了其半单元横截面)的加工的一个实施的各个阶段。参考图2a，在诸如由〈111〉硅或诸如c面蓝宝石或者SiC的其它适合的材料形成的衬底的衬底13上通过适当的异质外延工艺生长阳离子面III-氮化物层。衬底13有时在这里被称为母晶圆或母衬底。衬底13最后被移除，留下几乎不具有应变弛豫的III-氮化物半导体材料层的堆叠100。阳离子面III-氮化物层从衬底13起按以下顺序包括可以为AlN/AlxGai_xN的成核层12、可以为AlN/GaN或者AlxGai_xN/GaN超晶格的应力管理堆叠11、可以为GaN或者AlxGa1J并且x小于0. I的间隔层3、可以为GaN的沟道层I和可以为AlxGa1J并且X大于0. 15的势垒层2。参考图2b，在用于器件隔离的蚀刻或注入之后，从沉积在III-氮化物半导体材料层的堆叠100上并退火的欧姆接触形成源极7和漏极8。 参考图2c，通过沉积诸如氮化硅、氮化铝、氧化硅、聚合聚合物电介质或者其某些组合的绝缘材料来将势垒层2的暴露的正表面钝化以形成器件侧钝化层5。可以使用诸如00)、？￡00)、原子层沉积(40))、溅射或者旋涂的适合的电介质沉积方案来沉积器件侧钝化层5，如图2c中所示。通过凹陷蚀刻器件侧钝化层5来形成具有场减小倾斜侧壁的栅极沟槽，如图2d中所示。如图2e中所示，制成延伸到源极7的通孔。通孔和栅极沟槽被填充有金属。填充栅极沟槽形成了栅极6并且填充通孔延伸了源极7。接下来，利用保护层9将栅极6和源极7的暴露表面钝化，该保护层9可以为了将导线接合到源极和栅极接合焊盘而选择性地移除。形成钝化层9完成了结构111的正侧上的制作步骤。参考图2f和图2g，将结构111的正面附着到操作晶圆(handling wafer) 10。可以使用诸如当暴露于溶剂、热或诸如UV光的辐射时失去其粘附性质的聚合物粘附体系的、容易地可移除的粘附剂112将操作晶圆10粘附到结构111。在一些实施中，替代将结构111附着到操作晶圆10，将正面附着到电池供电的移动静电晶圆吸盘。参考图2h，移除其上生长了 III-氮化物层的母衬底13。在一些实施中，通过研磨或快速粗蚀刻将衬底13减薄为低于100微米。可以通过湿法蚀刻或者基于氟化物的等离子体蚀刻然后湿法蚀刻III-氮化物成核层12来移除减薄之后的衬底13的剩余部分。如果衬底13由蓝宝石形成，则可以使用近UV激光辐射来剥离III-氮化物层，或者如果在衬底13和成核层12之间存在适合的界面层，则可以通过化学剥离来移除。在一些实施中，用于实现剥离的工艺被选择为在器件的有源区上几乎不产生应变变化。参考图2i，诸如通过在基于氯化物的等离子体中的蚀刻或者如果需要使用电化学湿法蚀刻则通过湿法蚀刻移除成核层12。移除成核层12之后诸如通过使用不会在间隔层3中引入点缺陷的工艺蚀刻掉应力管理层11，如图2j中所示。一旦移除了母衬底13、成核层12和应力管理层11，则在间隔层3的暴露的反面上沉积反侧钝化层4，如图2k中所示。反侧钝化层4可以是相当厚的层，从而该层能够承受该层被预期要承受的最大的漏极-源极电压。例如，对于IOOOV器件，反钝化层应该为包括前述的一个或多个无机或有机电介质的至少5微米厚的低泄漏电介质，从而反侧钝化层4是用于III-氮化物半导体的良好的电绝缘体。在一些实施中，反侧钝化层具有小于IO1Vcm2的界面态密度，诸如小于IOkVciii2的界面态密度，和小于102°/cm3的体陷阱密度，诸如小于IO1Vcm3的体陷阱密度。体陷阱密度能够指示钝化层中的使得器件更容易泄漏或者使得其特性滞后的陷阱。参考图21，通孔形成为穿过反侧钝化层4、间隔层3和沟道层I以到达漏极8。通过形成钝化绝缘体14来钝化通孔侧壁并且通孔填充有与在器件的正面上的漏极接触金属化层8形成良好的电接触的传导金属塞15。虽然通孔被示出为在器件的有源区中(并且它可能需要位于那里用于封闭的漏极单元构造)，但是这不是必需的。通孔可以位于远离器件的源极区域的通孔/接触焊盘处，因为这可以减少反向泄漏并且增加击穿电压。参考图2m,反侧漏极接触16能够在形成多个半单元(该图中未示出)时互连多个漏极通孔。反侧漏极接触16用于将晶圆附着到导热且导电层17。导热且导电层17可以是与传导衬底18热且电接触的粘附层。然后移除操作晶圆10并且接下来选择性地移除临时层9以暴露源极7和栅极6。然后将源极7和栅极6附着到接合引线(未示出)。然后测试晶圆和切割以用于下游加工,例如上片(die-attach)和接合。参考图3，在一些实施中，具有倾斜场板的栅极被接地。通过器件侧钝化层5覆盖源极7和漏极8两者。集成有倾斜场板的栅极6在器件侧钝化层5上延伸，从而器件侧钝化层5在横向方向上位于源极7和栅极6之间并且器件侧钝化层5在横向方向上位于漏极8和栅极6之间。横向方向是与III-氮化物半导体材料层的堆叠100的层的主表面延伸的方向垂直的方向。钝化绝缘体14在导向III-氮化物半导体材料层的堆叠100的正面上的漏极8和源极7接触的通孔的侧壁上。钝化绝缘体14钝化有源层、即III-氮化物半导体材料层的堆叠100的一部分，并且将其与金属塞15和25绝缘，金属塞15和25分别将漏极接触8和源极接触7连接到在反面上的漏极互连金属化层16和源极互连金属化层26。反面被覆盖有钝化电介质层20，该钝化电介质层20中接触孔在用于源极和漏极的接合焊盘处打开。载体晶圆19是器件120的正面接合到其上的、导电且导热晶圆。也是电和热导体的接合层29将载体层19接合到器件120的栅极6。由于将从反面接入源极，因此不要求到源极7的通孔在正面上并且不需要如之前的工艺而利用保护涂覆(例如图2e中的层9)覆盖栅极金属化层。在完成正面的加工之后，晶圆被永久地附着到传导载体晶圆19。在一些实施中，可以在相同的工艺步骤中制成到漏极和源极接触的通孔。参考图4，在一些实施中，HFET形成有连接到接地栅极的阶梯场板。额外的金属层 21和22与栅极6接触并且与接合层29接触。栅极6与额外的金属层21和22形成阶梯场板96。阶梯场板96能够通过一系列光刻步骤来形成，包括部分地蚀刻电介质材料和金属沉积。在一些实施中，阶梯场板96包括与栅极电介质5重叠的栅极层6的部分以及金属层21和22。阶梯场板96由在器件侧钝化层75的凹陷中沉积的层形成，该器件侧钝化层75沉积在栅极电介质5和栅极6上。钝化层75可以以一系列步骤来沉积。在沉积的每个步骤在钝化层中形成凹陷。因此，第一场板层21形成在钝化层75的第一子层中的一个中的凹陷中。钝化层75进一步被图案化并且进行用于形成第二场板层22的另一个金属化，从而在器件侧钝化层75上的形成的场板与较低场板层21接触。由于这三个部分彼此电连接，因此，它们用作单个组件。可以使用在电介质层中形成金属或者其它传导金属材料结构的其它沉积-图案化-沉积工艺，由比所示出的三个部分更多或更少的部分来形成阶梯栅极和场板96。在形成阶梯场板之后，在正面上完成了器件制作的晶圆121被附着到具有传导层29的传导载体晶圆19，并且反面如对于图3中的器件而被加工。参考图5，可以使用这里描述的技术形成横向肖特基二极管。通过与被称为肖特基层的半导体接触的适当地选择的金属来形成肖特基二极管。如下所述，肖特基二极管材料和结构被设计为获得可接受的正向电压(诸如，在ImA/mm为 0. 5V)和正向导通电阻(对于1000V 的器件 Ron 为 10 Q /mm)。如对于HFET所描述的，AlGaN/GaN/AlGaN堆叠形成了有源层，其具有到形成阴极的2DEG以及形成阳极的肖特基接触的金属的欧姆接触。在一些实施中，顶部的AlGaN层被蚀刻从而阳极金属层与肖特基层形成直接接触，如图5中所示。形成有源层 200的III-氮化物半导体材料的堆叠可以包括也用作阻挡接入层的、应称为肖特基兼接入层(schottky-cum-access layer) 201的肖特基层、间隔层203和极化感生偶极子(polarization induced dipole PID)层202,并且肖特基兼接入层201在间隔层203和PID层202之间。有源堆叠被设计为使得当完成的夹层结构(sandwich)是完整的时在肖特基兼接入层中形成2DEG。在一些实施中，在PID层202的顶部上存在帽层，该帽层具有比PID层202更小的带隙并且是非故意的或者P-掺杂的。间隔层203具有不小于肖特基兼接入层201的带隙的带隙并且可以是单层或多层结构。肖特基兼接入层201是非故意或者n-掺杂的III-氮化物层，其在阳极金属206形成接触的位置形成二极管的肖特基层并且在其它位置形成横向接入层，并且2-DEG形成到阴极接触8的低电阻接入路径。肖特基兼接入层的掺杂影响二极管的正向接通(cut-in)电压。n型掺杂越高，则肖特基二极管的正向接通电压越大并且饱和电流越低。然而，当升高n型掺杂时，2-DEG迁移率降低并且接入区域电阻率增加。在有源层上沉积钝化电介质205。在阳极金属206必须与肖特基层201形成肖特基接触的位置蚀刻电介质层205和PID层202。由于PID层被移除，则在阳极金属206下面没有极化感生偶极子以及因此的2-DEG，并且形成了良好的肖特基势垒。然而，PID层和2-DEG保留在接入区域中。阳极206由具有提供所要求的导通电压的功函数的金属形成。在所示的示例中，通过在沉积阳极金属206以及其上的传导金属207之前在钝化层205中形成倾斜凹陷来形成具有阳极的完整的倾斜场板以减少二极管的导通电阻。阴极接触是作为与接入区域中的2DEG形成良好的电接触的电子收集层的欧姆接触208。接触208是金属合金或者具有与高掺杂的n型半导体形成欧姆接触的金属层的高掺杂的n型半导体。当在正面上完成制作时，使用与阳极金属化层206和207形成良好的电接触的传导层29将晶圆附着到导电且导热的载体晶圆19。使用与前述用于HFET的工艺类似的工艺来加工反面，从而移除母晶圆和有缺陷的层，沉积第一反钝化层4，在其中蚀刻通孔并且使用金属塞15和金属化层16使阴极接触到达反面。第二反面钝化层20保护反面并且仅在该反面上用于阴极的一个或多个接合焊盘要求接触的位置开口(未示出)。在一些实施中，二极管包括势垒层中的注入的保护环以减少泄漏电流。其中有源层中的应变能够在全部母衬底和应变管理层移除之后显著地改变的实施。在一些实施中，使用刚性的粘附层来将器件面锚固到载体晶圆。在这些实施中，杨氏模量小于GaN的百分之一的聚合物电介质没有被用于器件侧钝化层5，这是因为可能由于电介质的塑性而可能发生应变释放。即使杨氏模量是GaN的五分之一的非晶二氧化硅可能不足以防止相邻的GaN有源层、沟道层I和势垒层2的应变弛豫。氮化硅的刚性可以足以维持有源层中的应变，如果其被刚硬地接合到有源层。然而，氮化硅层中的氢和氮断键可 能导致陷阱效应，这在高电压器件中是不想要的。在一些实施中，通过使用足够硬且厚的钝化层来维持III-氮化物有源层中的应变，从而在该III-氮化物层中维持应变并且然后可以将器件附着到能够处理散热并且如果需要则是电接触的载体晶圆。设计正面和反面钝化层的电、机械和热性质是个挑战并且在这里仍然没有解决。在一些实施中，其上形成器件的衬底中的一些被限制为使得在异质外延和冷却期间维持III-氮化物膜的拉伸应变。该方法允许采用广泛的应变设计和钝化技术来优化器件性能。在一些实施中，使用平面外骨骼来在有源层的所有层中锁定面内拉伸应力。在图6中示出了这样的裸片的示意性平面图。裸片30包括单元区域31，单元区域31每个均包括形成功率器件或其它高电压驱动电路的多个单元。每个区域31可以具有几个到几十个单元，其反面被加工为具有陷阱的有缺陷的层已经被移除。用于栅极和源极的接合焊盘32、33位于裸片30的任一端。裸片30可以包括用于每个端子的多于一个接合焊盘以满足功率器件的阻抗匹配和电流处理要求并且如果存在芯片上控制，则还加上控制和反馈输入和输出。可能在有源GaN层34中或者在下面的硅35 (两者都被区域地指示)中的、处理低电压(诸如，< 30V)的芯片上控制和驱动电路可选地布置在裸片30上。围绕单元区域31的区域36、接合焊盘32、33和芯片上控制和驱动电路34的、包括可选的硅控制电子器件区域35下面的区域指示应变维持外骨骼的区域位置，其通过保持其上形成器件的衬底的一部分完整而形成。在图7中，示出了沿着图6中的平面X1X2X3的横截面。A、B和C上的横截面分别描述了有源器件区域(X1附近)或者高电压器件区域、内外骨骼区域(X2附近)和外外骨骼区域(接合焊盘区域中的X3附近)中的横截面。与在一些实施中不同的是，连接漏极通孔的反面上的金属化层延伸到内外骨骼上的接合/焊料焊盘。区域B是与器件区域(X2附近)相邻的内外骨骼并且能够维持有源区中的III-氮化物膜中的拉伸应变。来自母晶圆的硅(43)的层在大约10至50微米厚之间。该厚度使得能够维持拉伸应变并且同时使得来自有源区16的漏极金属化层能够通过金属化层49延伸到内外骨骼(区域B)。较厚的内外骨骼可能要求用于倾斜部分的不必要的大面积来实现外骨骼的侧壁上的可重复的可靠的互连覆盖。厚的电介质层44、45使硅43与漏极金属49绝缘。如能够看到的，成核和应力管理层42在外骨骼区域B和C中没有被移除，这有利于保持有源III-氮化物层41牢固地附着到外骨骼。有源III-氮化物层41可以包括沟道层I、势垒层2和间隔层3并且可以沿着有源区的周围通过氧注入电隔离。层46包括钝化层5-金属化层6/7-钝化层9堆叠的层，其承载到区域C中的接合焊盘的源极或栅极连接。可选地，可以在有源区的周围和外骨骼的内周围之间添加额外的区域应力管理层。区域C是外外骨骼并且其位于沿着裸片30的周围、正面上的接合焊盘以及具有低电压电子器件的其它区域下面。如图7中所示，外外骨骼维持来自母晶圆的较厚的硅——厚度足以使得能够在减薄操作之后的加工、划片和封装期间操作晶圆同时防止对于组件的损坏。对于较小的晶圆(例如，2”晶圆)和小面积裸片(小于3X3mm2),区域B和C中的娃的厚度能够维持为相同以减少加工步骤。如图7中能够看到的，层47表示正面钝化层5-金属化层6/7-钝化层9，并且在接合焊盘附近的顶部钝化层被移除，在该位置可以添加额外的金属层(48)，后者对于一些接合和封装情况是必要的。另外，如果需要焊接接触，则可以添加银层作为层49，而能够完成直接到金总线上的焊盘的超声接合。在一些实施中，金属化层(6/7)在主总线层级被加厚并且对于一个端子可以存在多于一个接合/焊料焊盘。较厚的外骨骼也能够支持诸如在功率器件的非有源区中的硅母晶圆上的任何低电压控制和同步电子器件。在一些实施中，工艺流程在早期可以与前面所示出的工艺类似。制作具有在观察或器件面上的栅极和源极接触的基础高电压器件并且利用热或UV释放聚合物附着到操作晶圆，如这里所描述的。母衬底在反面上被减薄到想要的厚度。诸如通过使用粗双面对准将光致抗蚀剂或者氧化物选择性地涂布到区域C中的反面，诸如通过深RIE工艺将区域A和B的暴露的口袋蚀刻到要求的深度。执行第二光刻步骤以保护区域B和C，并且从区域A移除硅加上成核和应力管理层。可以通过深RIE移除这些层并且具有大约30°至75°之间的斜率的倾斜侧壁可以形成在硅外骨骼中，这是因为较陡峭的侧壁能够在从有源区到内外骨骼的金属化层中产生不连续，如前所述。可以通过基于测量硅或镓发射的强度的终点检测器来信服地确定完成穿过层的蚀刻。通过湿法蚀刻或氮等离子体低温退火来终止蚀刻工艺以减少有源层中产生的缺陷。一旦在反侧上暴露了有源层，则使用诸如ICP-CVD的化学气相沉积技术沉积诸如二氧化硅或氧氮化硅的钝化无应变绝缘体的厚层，例如在1000V器件上的大约15 i! m厚的层。通过热或准分子激光退火来分离操作晶圆并且致密沉积的电介质以改进高场下的钝化并且减少长期潮湿扩散——因此器件漂移——到钝化层中。能够重新使用操作晶圆。在反面上形成到漏极接触的通孔以到达正面上的漏极金属化层，侧壁被钝化并且通孔被填充有诸如铜或金的金属。形成将漏极通孔连接到内外骨骼上的接合/焊料焊盘的图案化的金属化层。如果需要，则执行额外的接合/焊料焊盘金属化并且仅通过最终的钝化层暴露接合焊盘。对器件进行测试并且划片以用于下游工艺。在一些实施中，在形成器件的工艺中，金属化较晚发生，但是能够实现更高质量的钝化，产生具有更高击穿电压和更低陷阱(因此较少的电流崩塌和特性的滞后)的器件，利用更少的工艺步骤，不要求昂贵的双面对准器并且能够实现更好的硅与III-氮化物工艺的集成。 参考图8a，通过在〈111〉硅母晶圆13、成核层12和应力管理层11的支撑堆叠上异质外延来生长有源层100。有源层100包括具有可接受的低缺陷密度的三个基本的层，即为间隔层、沟道层和正势垒层，加上其它可选的层，可能包括反势垒层、帽层和合金散射屏蔽层。参考图8b，钝化堆叠105是诸如氮化铝、氮化硅和二氧化硅的一个或多个无机电介质的夹层结构。可以通过低到中等温度CVD工艺来沉积钝化堆叠105。参考图Sc，其示出了在加工反面之后的跨过有源区、内外骨骼和外外骨骼的横截面。晶圆的正面通过UV敏感粘附层(未示出)而附着到双面打磨的石英晶圆150。光致抗蚀剂图案用于保护母晶圆13的将形成外外骨骼的区域并且暴露将形成内外骨骼的区域。诸如利用深反应离子蚀刻工艺(例如Bosch工艺)来蚀刻暴露的硅直到达到内外骨骼的想要的厚度。执行第二光刻步骤以图案化有源区并且通过干法或湿法蚀刻移除剩余的硅与成核和应力管理III-氮化物层，仅留下有源层是完整的。参考图8d，诸如通过低温远程等离子体CVD工艺在微机械加工的反面上沉积无机 电介质材料的夹层结构的共形涂覆来形成钝化层51。然后分离石英操作晶圆。如果粘附剂是UV可分解的聚合物粘附剂，则将UV光穿过石英晶圆150照射在粘附剂上，使得粘附剂失去其粘附性质。这之后通过中等温度退火来致密钝化层并且减少电介质陷阱和固定氧化层电荷。参考图8e，为了注入n+漏极52、场成形区域和到更靠近正侧的2DEG层的接触而图案化钝化层51。高温度退火被用于注入退火并且减少无机电介质中的陷阱。高温退火产生比通过低温退火可能的质量高得多的质量的电介质。高温退火、即在超过750°C的温度下的退火在金属化之后可能不能进行，这是因为高温能够引起金属化熔融或合金，并且因此不能够利用前述的较早的金属化工艺来完成。也不能够在沉积聚合物作为钝化层之后使用中等或高温度退火。反面被图案化和金属化以形成漏极欧姆接触53，如图8e中所示。参考图8f，正面被图案化和金属化以形成源极欧姆接触54。晶圆可选地在金属化之后在高温度下短时间退火以形成到与金属化层54和53相邻的有源层100中的源极和漏极两者的良好的欧姆接触。为了肖特基栅极金属化层55而进一步图案化正面，如果需要，则通过将其沉积在薄栅极电介质上。在肖特基栅极金属化层55形成之后能够进行中等温度退火(400-600°C)以改进肖特基势垒界面。在两个面上对晶圆进行图案化和金属化以形成总线并且通过电或无电沉积来加厚接合/焊料焊盘。诸如通过使用氮化硅的低温CVD沉积或者通过沉积一些其它的覆盖钝化电介质来钝化晶圆的两面。接触孔被打开到接合/焊料焊盘。对晶圆进行划片以用于下游封装和测试工艺。用于中等电压功率器件的工艺的修改可以包括在正面上形成栅极、源极和漏极接入。n+漏极注入和漏极金属化两者都处于正面上。在其它实施中，用于欧姆接触的金属合金以及栅极金属要求类似的后金属化退火条件并且这使得能够进一步简化工艺序列。工艺的进一步修改可以包括如果要求硅器件则在硅外骨骼上制作控制、同步和驱动电子器件。在一些实施中，控制、同步和驱动电子器件可以是混合硅-GaN或者仅是GaN并且低电压GaN器件位于有源区中或者外骨骼区域中。器件的另一修改在反面上形成源极和漏极接入。能够使用这里描述的方法形成具有通过一个或更多2DEG层接入的具有阻挡的横向肖特基二极管。可以在正面上接入阳极并且在反面上接入阴极。通过异质外延生长成核和应力管理层并且之后是P型/非故意掺杂GaN层、非故意掺杂的AlGaN层、非故意的或轻掺杂的GaN层和原位氮化硅层。通过注入或台面隔离描绘器件区域。可以沉积额外的电介质层。在图案化之后移除电介质层并且沉积并退火与2DEG形成欧姆接触的金属。然后为了肖特基接触而图案化正面并且通过蚀刻移除电介质层。可选地，执行另外的光刻步骤以限定保护环，之后沉积和退火用于形成肖特基势垒的金属。接下来，沉积厚的电介质并且对其图案化以暴露需要加厚金属的区域。通过镍或金的无电镀来进一步加厚阳极电极总线。平面化晶圆直到暴露金属涂覆和加厚的金属的顶部。然后使用传导中间层将该面附着到导电且导热晶圆。通过适当的涂覆来保护正面上的晶圆并且通过蚀刻移除原始衬底。成核和应力管理层被蚀刻并且利用适当的湿法蚀刻或氮等离子体来处理反表面以移除残余的表面损坏和电荷。然后利用氮化硅或氮化铝并且如果需要则利用额外的二氧化硅层来适当地钝化反面。可以替代地或者也使用诸如BCB的其它有机电介质或诸如铝的无机电介质。穿过钝化层以及下面的III族氮化物层的一个或多个通孔被蚀刻到阴极总 线。利用两步沉积和镀覆工艺来执行端子金属化。然后锯切晶圆以形成用于下游加工的单独的裸片。对于具有在器件面上接入源极和栅极以及在反面上接入漏极的晶体管(HFET/HEMT)，形成工艺可以是如下。通过异质外延生长成核和应力管理层，之后是P型/非故意掺杂的GaN层、非故意掺杂的AlGaN层、非故意的或者轻掺杂的GaN层并且最终形成原位氮化硅层。可以沉积额外的电介质层。在注入隔离之后，移除电介质层。之后进行图案化并且沉积和退火与2DEG形成欧姆源极和漏极接触的金属。然后为了源极和漏极之间的肖特基栅极接触而图案化正面并且通过蚀刻移除电介质层。这之后可以是用于限定场板的另一个光刻步骤，其后沉积和退火用于形成栅极接触的金属。然后执行电介质沉积和图案化以形成栅极互连和总线。通过镍或金或铜的无电镀来进一步加厚栅电极和源电极总线。接下来,沉积厚电介质并且平面化晶圆直到暴露架构的金属的顶部。然后将晶圆附着到操作晶圆。通过适当的涂覆保护正面上的晶圆并且通过蚀刻移除原始衬底。蚀刻成核和应力管理层并且利用适当的湿法蚀刻或者氮等离子体处理反表面以移除残余表面损坏和电荷。接下来利用氮化硅或者氮化铝并且如果需要则利用额外的二氧化硅层来适当地钝化反面。也能够使用诸如BCB的其它有机电介质或者诸如氧化铝的其它无机电介质。穿过钝化层和下面的III族氮化物层的一个或多个通孔被蚀刻到漏极总线并且利用金属塞填充通孔。然后将反面接合到导电且导热衬底从而漏极通孔与晶圆电接触并且与电介质机械接触。然后移除操作晶圆以暴露源极和栅极金属化总线。然后利用仅在源极和栅极接合焊盘处开口的有机或无机钝化层涂覆顶部。然后锯切晶圆以形成单独的裸片用于下游加工。这里已经描述了多个实施和技术。对于技术和器件的修改可以包括下述中的一个或多个。诸如AlGaN层的蚀刻停止层可以被插入到间隔层3中以有利于使用基于氟化物或氯化物的化学混合物的背侧选择性干法蚀刻。这能够提供对背侧加工之后的间隔层的剩余厚度的更好的控制。另一可能的修改是在栅极6下面引入绝缘电介质层以抑制栅极泄露电流。可能的栅极电介质包括但不限于氮化硅、氧化硅、氮化铝、氧化铝、氧化镓和高k电介质。外延生长的III-氮化物半导体层替代电介质层形成器件侧钝化层5。场减小板可以应用在反侧钝化层4上用于接地的栅极。场板可以连接到源极或栅极。该场板层与正面上的栅极6重叠。可以在场板层和正面上的漏极8之间维持一定的横向距离从而在高电压下没有短路。III-氮化物层可以替代III面层而被生长为氮面层，如通过引用并入这里的2008年9月12日提交的美国申请No. 12/209504中所描述的。替代地，III-氮化物层可以替代c面而生长有非极性m面或a面、或者半极性面。沟道层I可以被调制掺杂在其中没有由于应变崩塌或者由于III-氮化物有源层的非极性面取向的使用而没有极化电荷的结构中。存在用于横向器件的电极结构的各种组合。具有移除有缺陷的层并且钝化的晶圆级倒装芯片工艺的优点的一些器件是在器件面上接入栅极和源极接触并且在反面上接入漏极接触的、诸如HFET、MISFET或者JFET器件的FET，以及经由反面 接入阴极并且经由器件面接入阳极的肖特基二极管。栅极、源极、漏极或阳极和阴极位置的其它组合也是可能的。例如，栅极、源极和漏极可以都位于正面上或者都位于反面上。替代地，漏极和栅极可以位于诸如反侧的一侧上，而源极可以位于诸如正侧的相反侧上，或者反之亦然。在二极管中，阴极可以位于正面上并且阳极位于反面上。对于本领域技术人员来说显而易见的是，电极接入的其它组合也是可能的，最优方案取决于器件布局、构造和应用。
权利要求
1.一种III族氮化物器件，包括 III-氮化物层的堆叠，其中所述堆叠包括沟道层、与所述沟道层直接相邻的势垒层以及与所述沟道层的和所述势垒层相反的一侧直接相邻的间隔层，其中所述沟道层包括在所述沟道层中的与所述势垒层相邻的2DEG沟道； 第一钝化层，所述第一钝化层在与所述沟道层相反的一侧上直接接触所述间隔层的表面，其中所述第一钝化层是电绝缘体并且所述III-氮化物层的堆叠和所述第一钝化层形成具有邻近所述第一钝化层的反侧和邻近所述势垒层的正侧的结构； 第二钝化层，所述第二钝化层在所述结构的所述正侧上；和 一个或多个导电接触，所述一个或多个导电接触电连接到所述2DEG沟道。
2.根据权利要求I所述的器件，其中所述第一钝化层和所述第二钝化层每个均具有足够大的带隙、足够低的体缺陷密度和足够低的界面密度，从而与具有所述III-氮化物层的堆叠并且缺乏所述第一钝化层和所述第二钝化层的器件相比改进了所述器件的击穿。
3.根据权利要求I所述的器件，其中所述第一钝化层具有小于IO1Vcm2的起作用的界面态密度和小于IO2tVcm3的起作用的体陷阱密度。
4.根据权利要求I所述的器件，其中所述第一钝化层或者所述第二钝化层由无机电介质材料形成。
5.根据权利要求4所述的器件，其中所述第一钝化层或者所述第二钝化层包括氮化硅、二氧化硅、氧氮化硅、氧化铝或者氮化铝。
6.根据权利要求I所述的器件，其中所述第一钝化层或者所述第二钝化层是有机电介质材料。
7.根据权利要求6所述的器件，其中所述第一钝化层或者所述第二钝化层包括有机树脂。
8.根据权利要求7所述的器件，其中所述有机树脂包括聚酰亚胺、苯并环丁烯(BCB)或者SU8中的一种。
9.根据权利要求I所述的器件，其中所述钝化层包括至少一种有机电介质材料和至少一种无机电介质材料的堆叠。
10.根据权利要求I所述的器件，其中所述导电接触电连接到所述结构的所述反侧。
11.根据权利要求I所述器件，其中所述III-氮化物层的堆叠在0.5和30微米厚之间。
12.根据权利要求I所述的器件，进一步包括栅极接触和栅极电介质，其中所述栅极电介质在所述III-氮化物层的堆叠与所述第二钝化层之间。
13.根据权利要求I所述的器件，其中 所述一个或多个导电接触中的一个是在所述结构的所述正侧上的栅极接触； 所述导电接触中的一个是在所述结构的所述正侧上的源极接触； 所述导电接触中的一个是在所述结构的所述反侧上的漏极接触；并且所述第二钝化层覆盖包括所述栅极接触和所述源极接触之间的间隔的所述结构的所述正侧的整体。
14.根据权利要求I所述的器件，进一步包括 成核和应力管理层，所述成核和应力管理层与所述间隔层接触；以及母衬底，所述母衬底包括硅，其中所述成核和应力管理层在所述III-氮化物层的堆叠和所述母衬底之间； 其中所述器件具有包括所述III-氮化物层的堆叠的第一部分和包括所述III-氮化物层的堆叠、所述成核和应力管理层以及所述母衬底的第二部分，所述第二部分形成外骨骼并且所述第一部分没有所述母衬底以及所述成核和应力管理层。
15.根据权利要求14所述的器件，进一步包括在所述母衬底的与所述III-氮化物层的堆叠相反的一侧上的电介质层。
16.根据权利要求15所述的器件，进一步包括导电层，其中所述电介质层在金属化层与所述母衬底之间。
17.根据权利要求16所述的器件，其中所述外骨骼具有薄部分和厚部分，其中所述薄部分中的所述母衬底比所述厚部分中的所述母衬底薄并且所述导电层不延伸到所述外骨骼的所述厚部分中。
18.根据权利要求17所述的器件，其中所述薄部分中的所述母衬底在大约10和50微米之间。
19.根据权利要求14所述的器件，进一步包括连接到所述第二部分中的导电焊盘的所述正侧上的导电层。
20.根据权利要求14所述的器件，其中所述外骨骼在所述III-氮化物层的堆叠中维持足够的应变以在所述沟道层中产生2DEG。
21.根据权利要求14所述的器件，其中所述第二钝化层局限于所述第一部分。
22.根据权利要求14所述的器件，进一步包括在硅或III-氮化物有源区中在所述外骨骼上的控制、保护、同步或驱动电路中的至少一个。
23.一种形成器件的方法，包括 在母衬底上形成成核层，其中所述成核层包括AlN ； 在所述母衬底上的所述成核层上形成应力管理层，其中所述应力管理层包括III-氮化物材料； 在所述应力管理层上形成III-氮化物层的堆叠，其中形成所述堆叠包括形成在其中具有2DEG沟道的沟道层，所述堆叠具有与所述应力管理层相反的正面； 将所述堆叠的所述正面附着到载体晶圆； 移除所述母衬底、所述成核层和所述应力管理层的整体，其中移除步骤暴露所述堆叠的反表面；并且 利用电介质层钝化所述反表面。
24.根据权利要求23所述的方法，进一步包括形成与所述2DEG沟道电连接的导电接触。
25.根据权利要求23所述的方法，其中 所述III-氮化物层的堆叠包括在所述沟道层的第一侧上的势垒层和在所述沟道层的第二侧上的间隔层； 所述间隔层包括蚀刻停止层；并且 移除步骤蚀刻到所述蚀刻停止层。
26.根据权利要求23所述的方法，进一步包括形成到所述2DEG沟道的外部接触，其中所述外部接触延伸穿过所述电介质层。
27.根据权利要求23所述的方法，进一步包括在所述III-氮化物层的堆叠中制作二极管或晶体管中的一种。
28.一种形成器件的方法，包括 在母衬底上形成成核层，其中所述成核层包括AlN ； 在所述母衬底上的所述成核层上形成应力管理层，其中所述应力管理层包括III-氮化物材料； 在所述应力管理层上形成III-氮化物层的堆叠，其中形成所述堆叠包括形成在其中具有2DEG沟道的沟道层；并且 移除至少所述母衬底的一部分、所述成核层的一部分和所述应力管理层的一部分，其中移除步骤仅移除所述母衬底的一部分并且形成薄外骨骼部分和厚外骨骼部分，其中所述母衬底在所述薄外骨骼部分中比在所述厚外骨骼部分中薄。
29.根据权利要求28所述的方法，其中 所述III-氮化物层的堆叠包括在所述沟道层的第一侧上的势垒层和在所述沟道层的第二侧上的间隔层； 所述间隔层包括蚀刻停止层；并且 移除步骤蚀刻到所述蚀刻停止层。
全文摘要
描述了一种III族氮化物器件，其包括III-氮化物层的堆叠、钝化层和导电接触。该堆叠包括具有2DEG沟道的沟道层、势垒层以及间隔层。一个钝化层在与沟道层相反的一侧上直接接触间隔层的表面并且是电绝缘体。III-氮化物层的堆叠和第一钝化层形成具有邻近第一钝化层的反侧和邻近势垒层的正侧的结构。另一钝化层位于该结构的正侧上。可以部分或整体地移除在形成工艺期间形成缓冲层的有缺陷的成核和应力管理层。
文档编号H01L21/335GK102714219SQ201080056241
公开日2012年10月3日 申请日期2010年12月8日 优先权日2009年12月10日
发明者乌梅什·米什拉, 储荣明, 拉柯许·K·拉尔 申请人:特兰斯夫公司