具有弧形栅极氧化物轮廓的分栅式半导体装置的制作方法

专利名称：具有弧形栅极氧化物轮廓的分栅式半导体装置的制作方法
技术领域：
依据本发明的实施例大体上属于半导体装置。
背景技术：
为了节约功率，降低晶体管中功率损耗是很重要的。在金属氧化物半导体场效应晶体管(MOSFET)装置中，并且尤其在被熟知为功率MOSFET的MOSFET种类中，可通过降低装置的漏极到源极的接通电阻(Rdson)来降低功率损耗。分栅式功率M0SFET，也被公知为屏蔽栅极沟槽式M0SFET，利用外延层中较大的掺杂浓度来降低Rdson。分栅式功率MOSFET结合沟槽式栅极，该沟槽式栅极包括第一电极(例如，多晶硅，或多晶硅-1 )，其通过隔离层(例如，差分氧化层)与第二电极(例如，多晶硅，或多晶硅-2)分开。从制造的观点看，适当形成隔离层可能是具有挑战性的。在一种常规的制造处理中，隔离层是在形成栅极氧化物的同时，在暴露的第一多晶硅(多晶硅-I)区上生长的。但是，隔离层在多晶硅-I顶部上比沿多晶硅-I区的侧壁生长快得多。结果，当用于第二电极的多晶硅(多晶硅-2)沉积到隔离层上时，形成了尖锐转角。由于点放电效应，锐角转角可能会影响隔离层的可靠性，并且还可能会增加在栅极到源极与栅极到漏极之间的重叠部分，因此增加了 Ciss (栅-源电容和栅-漏电容的总和)。而且，因为隔离层符合下面的多晶硅-I区的轮廓，在多晶硅-I表面上的任何空缺或瑕疵将被转化为变形的氧化物轮廓，这可能显著地降低多晶硅-I/多晶硅-2的击穿。此外，由于隔离层和栅极氧化物是同时形成的，它们的厚度高度相关。因此，不能使隔离层更厚来补偿缺陷或其它制造问题，而不使栅极氧化物也更厚。在另一个常规的制造处理中，用于第一电极的侧壁氧化物和多晶硅沉积在沟槽中。然后第一多晶硅区被蚀刻成凹处，而沟槽被重新填充以具有与侧壁氧化物类似的蚀刻速率的电介质材料。在平坦化以后，电介质材料和侧壁氧化物被回蚀以形成隔离层。但是，要针对电介质和氧化物获得一致的蚀刻速率可能是较困难的。蚀刻速率的差异可影响隔离层的均匀性，这可能影响装置的接通电阻以及输入电容。而且，在进行蚀刻之后，在沟槽中的剩余材料交会沟槽侧壁处形成锐角转角。锐角转角可明显延迟栅极氧化物的厚度，这继而明显降低了栅极氧化物的击穿。

发明内容
据此，避免以上所描述的缺陷的半导体装置，和产生这样的装置的可行方法，将是有利的。在依据本发明的一个实施例中，分栅式半导体装置(例如，功率M0SFET)包括具有第一电极(例如，多晶硅-I)区和第二电极(例如，多晶硅-2)区的沟槽式栅极，该第一电极区和第二电极区通过栅极氧化层和相邻的电介质层彼此分开。栅极氧化层和电介质层的边界是弧形的，以避免在栅极氧化层交会沟槽侧壁处具有锐角转角。在一个实施例中，在制作过程中，多晶硅-I区被蚀刻成凹处，且侧壁氧化物被蚀刻掉。使用电介质材料重新填充凹处，并且凹处被平坦化；因此，在多晶硅-I区以上的区包含相同类型的材料(电介质材料)。然后电介质材料被回蚀；由于在整个区上存在相同的材料，避免了针对不同材料试图达到一致蚀刻速率的问题。对电介质区进行蚀刻以形成弧形(例如，凹进)的轮廓。当形成了过氧化层时，其将符合电介质区的形状，并因此也将具有弧形的轮廓。从而避免了在电介质区和氧化层交会沟槽侧壁处的锐角转角。相对于常规方法，在栅极到源极和栅极到漏极之间的重叠部分较少，这降低了Ciss0当用电介质重新填充凹处时，在多晶硅-I表面上的任何瑕疵或空缺将被填满，因此，获得了适当的轮廓，而不是变形的轮廓。没有锐角转角解决了与常规方法相关的栅极氧化延迟的问题。在阅读以下在不同的附图中说明的详细描述之后，那些本领域技术人员将认识到本发明的这些以及其它目的和优点。


被结合在本说明书中并成为本说明书的一部分的

了本发明的实施例，并且，与本说明书一起用于揭示本发明的原理。贯穿附图和说明，相似的编号指代相似的元件。图1A、图1B，和图IC说明了依据本发明的实施例，在制作半导体器件时使用的处理的流程图；图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、
图16、图17和图18依据本发明的实施例，示出在制作半导体装置过程中选定阶段的横截面视图；图19是示出在依据本发明的实施例中的半导体装置元件的横截面视图。
具体实施例方式在以下对本发明的详细说明中，为了提供对本发明的透彻理解，阐述了多个特定细节。但是，一个本领域的技术人员将认识到，没有这些特定细节或使用其等同物也可以实现本发明。在其它情况下，为了不使本发明的方面没有必要地难以理解，而没有详细地描述熟知的方法、过程、部件，和电路。下面的详细说明的一些部分将以用于制作半导体装置的操作的过程、逻辑框、处理和其它符号表达的方式来表达。这些说明和表达是那些半导体装置制作领域的技术人员使用的手段，以将他们的工作的实质最有效地传达给其它本领域技术人员。在本申请中，过程、逻辑框、处理或类似物，被认为是导致所期望的结果的步骤或指令的前后一致序列。这些步骤是对于物理量所需的物理操纵。但是，应该记得，所有这些的和类似的术语与适当的物理量关联，并且仅是应用于这些量的简易的标签。除非根据以下讨论显而易见地特地做出其它陈述，否则可体会到，贯穿本申请，利用诸如“形成”、“执行”、“产生”、“沉积”、“生长”、“蚀刻”或类似术语的讨论涉及了对半导体装置制作的行为和处理(例如，图1A、图IB和图IC中的流程图100)。附图并未按比例描绘，并且仅是结构的一部分，以及形成那些结构的不同的层，可在附图中被示出。而且，制作过程和步骤可连同在此所讨论的过程和步骤执行；也就是说，在此示出和描述的步骤之前、之间和/或之后，可能还存在许多处理步骤。重要的是，依据本发明的实施例可结合其它(可能是常规的)处理和步骤被实现，而不会产生明显干扰。大体上说，依据本发明的实施例，可替代常规处理的部分，而不明显影响外围的处理和步骤。正如在此所使用的，字母“η”是指η型掺杂剂而字母“P”是指P型掺杂剂，加号“ + ”或减号分别用于表达相对高或相对低的掺杂剂浓度。在此以普遍使用的方式使用术语“沟道”。S卩，在沟道中电流在FET之内从源极连接移动到漏极连接。沟道可由η型或P型半导体材料制成；相应地，FET被指定为η型沟道或P型沟道装置。其中一些附图是在η型沟道装置(特别是η型沟道功率M0SFET)的上下文中讨论的；但是，依据本发明的实施例并没有受到这样的限制。即，在此所描述的特征也能够在P型沟道装置中使用。通过用P型掺杂剂和材料取代相应的η型掺杂剂和材料，对η型沟道装置的讨论能够容易地映射到P型装置，反之亦然。 图IAUBJP IC说明了一种用于制造半导体装置(如图19中部分说明的装置)的处理的一个实施例的流程图100。虽然在流程图100中揭示了特定的步骤，但是这样的步骤是示范性的。也就是说，依据本发明的实施例可适合于执行各种其它步骤或在流程图100中记载的步骤的变型。结合图2至图18讨论了流程图100，图2至图18示出了依据本发明的实施例，在半导体装置的制造中选定阶段的横截面视图。在图IA的框102中，同时参考图2，在基板202上(这在后续图中可能未示出)生长外延(印i)层204。在η型沟道装置中，外延层包括P型掺杂剂，并且其在η+型基板上生长。该结构包括在基板202底部表面上的漏极区203。在图IA的框104中，同时参考图3，在印i层204的选定部分上形成光阻材料(photoresist)掩膜306。然后,将epi层204的暴露部分蚀刻掉以形成沟槽式腔,其被称为沟槽308。然后如图4所示，去除掩膜306。在图IA的框106中，同时参考图5，在印i层204上以及沿沟槽308的侧壁和底部表面产生(生长)热氧化层510。在一个实施例中，热氧化层的厚度为大致300埃(Angstrom，A)。在框108中，在热氧化层510上形成电介质层512 (在此也称为第一电介质层)，其如图5所示，沿沟槽308的侧壁和底部延伸到沟槽308中。在一个实施例中，电介质层512包括次大气压非掺杂硅玻璃(SAUSG)。在一个这样的实施例中，电介质层的厚度为大致1300A。在图IA的框110中，同时参考图6，在电介质层512上，并且在沟槽308中形成第一多晶娃层614 (在图6和后续图中，电介质层512和热氧化层510可被表不为单个层511)。第一多晶硅层在此也可被称为多晶硅-I。在图IA的框112中，同时参考图7，使用例如化学机械平坦化或抛光(CMP)处理去除多晶硅-I。还可将剩余的多晶硅-I区714进行相对少量地回蚀(例如，大约O. I微米)，使得多晶娃-I的暴露的(例如，顶部)表面相对于层511稍微凹进。在图IB的框114中，同时参考图8，在选定的多晶硅-I区上形成PR掩膜816，也就是说，使该结构的核心区仍旧暴露，同时用掩膜816覆盖该结构的拾取或终止区。在施加掩膜之后，回蚀(凹进蚀刻)暴露的多晶硅-I以在核心区中形成多晶硅-I区818，其将沟槽308填充到比在拾取或终止区中的多晶硅-I区714低的高度。
在图IB的框116中，同时参考图8，PR掩膜816被去除，并且然后执行薄层缓冲氧化蚀刻(blanket buffered oxide etch,B0E)以去除层511的多个部分。更特定地,沿epi层204的台面(mesa)，并从沟槽308的侧壁去除层511，使多晶硅-I区714和818的侧面局部暴露出，如图9所示。将层511去除成高度稍低于区714和818的高度。在图IB的框118中，通过使用例如次大气压化学蒸汽沉积(SACVD)处理在印i层204的暴露的表面上并在沟槽308中沉积电介质层1020，如图10所示。在一个实施例中，电介质层1020包括被浓密化的SAUSG (例如，6K SAUSG)。当使用电介质重新填充凹进处时，在多晶硅-I区714和818的表面上的任何缺损或孔隙将被填充，因此获得适当的轮廓，而不是变形的轮廓。在图IB的框120中，例如通过使用CMP处理去除电介质层1020的一部分，并且通 过使用干燥蚀刻去除电介质层的剩余部分，以便使印i层204和电介质层1020的暴露表面平坦化，正如图11中示出的。因此，在多晶硅-I区818之上的区中为同一类型的材料(例如，SAUSG ) ο在图IB的框122中，在该结构的拾取或终止区上形成PR掩膜1222，使核心区仍暴露，如图12所示。然后执行有专利权的氧化物蚀刻，以去除电介质层1020的一部分，以形成电介质层1226 (在此也称为第二电介质层)。由于在整个电介质层1020中存在相同材料，避免了试图针对不同材料获得一致蚀刻速率的问题。明显地，电介质层1226的表面1224是弧形的。在图12中说明了该结构的横截面；在三个维度中，电介质层1226的表面1224是凹进的。因为表面1224是弧形的，从而避免了在电介质层1226与沟槽侧壁1228交会处的尖锐转角。在图IB的框124中，除去了 PR掩膜1222，并且在印i层204、电介质层1226和电介质层1020的暴露表面上产生(生长出)栅极氧化层1330，正如图13中所示出的。因为表面1224是弧形的，在电介质层1226之上栅极氧化层1330也将是弧形的(腔型)。因此，避免了与在常规方法中尖锐转角的存在相关联的栅极氧化延迟问题。而且，相对于常规方法，在栅极到源极和栅极到漏极之间的重叠更小，这降低了 Ciss。在图IC的框126中，接着在栅极氧化层1330上形成第二多晶硅层1332。在本文中第二多晶硅层也可能被称为多晶硅_2。在图IC的框128中，同时参考图14，使用例如CMP处理除去多晶硅-2，以形成多晶硅-2区1434。还可相对少量地回蚀多晶硅-2区1434，使得多晶硅_2的暴露表面(例如，顶部表面)相对于栅极氧化层1330稍微凹进。多晶娃-I区818和多晶娃-2区1434对应于分栅式功率MOSFET中的分裂式栅极的第一和第二电极。分栅式功率MOSFET也称为屏蔽栅式沟槽式MOSFET。在图IC的框130中，同时参考图15，执行体注入以形成体区1536。在η型沟道装置中，例如，体区1536包括P型(P-)掺杂剂。然后可形成掩膜(未示出)以屏蔽拾取或终止区，并且然后实行源极注入以形成源极区1538。在η型沟道装置中，例如源极区1538包括η型(η+)掺杂剂。然后除去掩膜。在图IC的框132中，低温氧化(LTO)层沉积之后，沉积硼磷硅玻璃(BPSG)层，在图16中这些层总体被标识为层1640。在图IC的框134中，同时参考图17，掩膜(未示出)被用于选择性地除去层1640、源极区1538和体区1536的一部分，形成开口 1742。在η型沟道装置中，在开口底部处，然后将掺杂剂注入以形成P型(ρ+)接触区1744。在图IC的框136中，可在选定区域上形成另一个掩膜(未示出)，并且可将材料除去到掩膜的开口之下，以形成对多晶硅-I区818和714以及多晶硅-2区1434的拾取器(pickup)(未示出)。在该结构上可沉积金属层1846，正如图18所示，并且然后可形成另一掩膜(未示出)以选择性地除去金属层的多个部分，以形成电连接。可选地可以沉积钝化层(未示出)，并且然后，可施加另一掩膜(未示出)，以对钝化层进行蚀刻，从而定义栅极和源极衬垫。图19说明了沟槽或分裂式栅极1900的实施例。栅极1900包括第一电极(例如，多晶硅，多晶硅-I)区818和第二电极(例如，多晶硅，多晶硅-2)区1434，第一电极区和第二电极区通过与第二电介质层1226相邻的栅极氧化层1330被彼此分开。第二电介质层1226形成在第一电介质层512之后,并且将第一电介质层512与栅极氧化层1330分开。显然，栅极氧化层1330和第二电介质层1226的边界1224是弧形的。边界1224贯穿栅极沟槽308的宽度。更具体而言，该边界在形状上相对于下面的电介质层1226为凹进型(并且因此在形状上相对于栅极氧化层1330为凸起的)。避免了在第二电介质层1226与栅极氧化层1330交会沟槽308的侧壁处存在尖锐转角，因此，解决了与常规方法相关联的栅极氧化延迟问题。而且，相对常规方法来说，在栅极到源极以及栅极到漏极之间的重叠减小，从而降低了 Ciss。综上所述，说明了功率MOSFET装置的实施例，以及用于制作这样的装置的方法的实施例。对本发明的特定实施例的前述说明是为了说明和描述的目的提供的。它们并非旨在是穷举性地或是将本发明限制成所揭示的精确形式，并且依照以上教导，还可能有许多修正和变形。选择和描述实施例是为了最好地解释本发明的原理以及其实际应用，以因此能够使本领域其它技术人员能够通过各种变形最好地利用本发明和不同实施例，正如适合于所预期的特定应用。期望的是，本发明的范围通过随附的权利要求书以及它们的等同物来限定。概念本文至少揭示了以下概念概念I. 一种半导体装置，包括源极区；漏极区；和沟槽式栅极，其包括通过与电介质层相邻的栅极氧化层被彼此分开的第一电极区和第二电极区，其中，所述栅极氧化层和所述电介质层的边界是弧形的。概念2.如概念I所述的半导体装置，其中，所述第一电极区和所述第二电极区包括多晶硅。概念3.如概念I所述的半导体装置，其中，所述电介质层包括第二电介质层，其中，所述第二电介质层形成于第一电介质层之后，并且将所述第一电介质层和所述栅极氧化层分开。概念4.如概念I所述的半导体装置，其中，所述边界相对于所述电介质层是凹进 的，并且相对于所述栅极氧化层是凸起的。
概念5.如概念I所述的半导体装置,其中，所述电介质层包括次大气压未掺杂娃玻璃(SAUSG)。概念6.如概念I所述的半导体装置，包括功率金属氧化物半导体场效应晶体管(MOSFET)装置。概念7.如概念I所述的半导体装置，其中，所述栅极氧化层还将所述第二电极区域与所述源极区分开。概念8. —种半导体装置，包括源极区；
漏极区；以及栅极，其在所述半导体装置中的沟槽式腔中形成，其中，所述栅极包括第一电极区；第二电极区；以及电介质区，其表面横贯所述第一和第二电极区之间的所述栅极的宽度，其中，所述表面为凹进的。概念9.如概念8所述的半导体装置，其中，所述第一电极区和所述第二电极区包
括多晶硅。概念10.如概念8所述的半导体装置，进一步包括栅极氧化层，其将所述电介质区域与所述第二电极区分开。概念11.如概念10所述的半导体装置，其中，所述电介质区包括第二电介质层，该第二电介质层形成于第一电介质层之后，并且将所述第一电介质层与所述栅极氧化层分开。概念12.如概念8所述的半导体装置，其中，所述电介质区包括次大气压未掺杂硅玻璃(SAUSG)。概念13.如概念8所述的半导体装置，包括功率金属氧化物半导体场效应晶体管(MOSFET)装置。概念14.如概念I所述的半导体装置，其中，所述栅极氧化层还将所述第二电极区与所述源极区分开。概念15. —种制作在半导体装置中的分裂式栅极的方法，所述方法包括在所述半导体装置中，沿沟槽式腔的侧壁形成第一电介质区；在所述腔内形成第一栅极电极区；在所述腔内形成第二电介质区；回蚀所述第二电介质区，以形成凹进表面；以及在所述腔内形成第二栅极电极区。概念16.如概念15所述的方法，进一步包括，在形成所述第二电介质区之前，回蚀所述第一电介质区。概念17.如概念15所述的方法，进一步包括，在形成所述第二栅极电极区之前，在所述凹进表面上并沿所述侧壁产生栅极氧化层。概念18.如概念15所述的方法，进一步包括，在形成所述第一电介质区之前，沿所
述侧壁产生热氧化层。
概念19.如概念15所述的方法，进一步包括，形成源极和漏极区。概念20.如概念15所述的方法，其中，所述半导体装置包括功率金属氧化物半导体场效应晶体管(MOSFET)装置
权利要求
1.一种半导体装置，包括 源极区； 漏极区；和 沟槽式栅极，其包括第一电极区和第二电极区，该第一电极区和第二电极区通过与电介质层相邻的栅极氧化层彼此分开，其中，所述栅极氧化层和所述电介质层的边界是弧形的。
2.如权利要求I所述的半导体装置，其中，所述第一电极区和所述第二电极区包括多晶娃。
3.如权利要求I所述的半导体装置，其中，所述电介质层包括第二电介质层，其中，所 述第二电介质层形成于第一电介质层之后，并将所述第一电介质层与所述栅极氧化层分开。
4.如权利要求I所述的半导体装置，其中，所述边界相对于所述电介质层是凹进的，并且相对于所述栅极氧化层是凸起的。
5.如权利要求I所述的半导体装置，其中，所述电介质层包括次大气压未掺杂娃玻璃(SAUSG)0
6.如权利要求I所述的半导体装置，包括功率金属氧化物半导体场效应晶体管(MOSFET)装置。
7.如权利要求I所述的半导体装置，其中，所述栅极氧化层还将所述第二电极区与所述源极区分开。
8.一种半导体装置，包括 源极区； 漏极区；和 栅极，其在所述半导体装置中的沟槽式腔中形成，其中所述栅极包括 第一电极区； 第二电极区；以及 电介质区，其具有横贯在所述第一和第二电极区之间的所述栅极的宽度的表面，其中，所述表面是凹进的。
9.如权利要求8所述的半导体，其中，所述第一电极区和所述第二电极区包括多晶硅。
10.如权利要求8所述的半导体装置，进一步包括栅极氧化层，其将所述电介质区与所述第二电极区分开。
11.如权利要求10所述的半导体装置，其中，所述电介质区包括第二电介质层，其形成于第一电介质层之后，并且将所述第一电介质层与所述栅极氧化层分开。
12.如权利要求8所述的半导体装置，其中，所述电介质区包括次大气压未掺杂硅玻璃(SAUSG)0
13.如权利要求8所述的半导体装置，包括功率金属氧化物半导体场效应晶体管(MOSFET)装置。
14.如权利要求I所述的半导体装置，其中，所述栅极氧化层还将所述第二电极区和所述源极区分开。
15.一种制作在半导体装置中的分裂式栅极的方法，所述方法包括沿所述半导体装置中的沟槽式腔的侧壁形成第一电介质区； 在所述腔中形成第一栅极电极区； 在所述腔中形成第二电介质区； 回蚀所述第二电介质区，以形成凹进表面；以及 在所述腔中形成第二栅极电极区。
16.如权利要求15所述的方法，进一步包括，在形成所述第二电介质区之前，回蚀所述第一电介质区。
17.如权利要求15所述的方法，进一步包括，在形成所述第二栅极电极区之前，在所述凹进表面上并沿所述侧壁产生栅极氧化层。
18.如权利要求15所述的方法，进一步包括，在形成所述第一电介质区之前，沿所述侧壁产生热氧化层。
19.如权利要求15所述的方法，进一步包括，形成源极和漏极区。
20.如权利要求15所述的方法，其中，所述半导体装置包括功率金属氧化物半导体场效应晶体管(MOSFET)装置。
全文摘要
分栅式半导体装置包括沟槽式栅极，其具有第一电极区和第二电极区，该第一电极区和第二电极区通过栅极氧化层和相邻的电介质层彼此分开。该栅极氧化层和电介质层的边界是弧形的，以避免在栅极氧化层交会沟槽侧壁处为尖锐转角。
文档编号H01L29/78GK102656696SQ201080056215
公开日2012年9月5日 申请日期2010年10月21日 优先权日2009年10月21日
发明者K.特里尔, K-I.陈, S.史, Y.高 申请人:维西埃-硅化物公司