专利名称：具有单侧接触的半导体器件及其制造方法
技术领域：
本发明的示例性实施例涉及一种制造半导体器件的方法，更具体而言，涉及一种具有单侧接触(OSC)结构的半导体器件及其制造方法。
背景技术：
当在垂直栅(VG)的单元中使用掩埋位线(BBL)时，两个单元与一个掩埋位线相邻。为了使一个掩埋位线仅驱动一个单元，在一个单元的有源区中形成单侧接触，以便仅驱动那个单元并且使相邻的单元绝缘。在此，单侧接触是指沿着有源区的一个侧壁的部分，该部分允许有源区与其相应位线之间电接触。掩埋位线的高度通常较小，因此，可能难以在有源区的侧壁的部分中形成单侧接触以使有源区与掩埋位线耦接。图IA至图IC是示出制造半导体器件的现有方法的截面图。参照图1A，在半导体衬底11之上形成硬掩膜图案12。然后，通过使用硬掩模图案12作为刻蚀阻挡层并将半导体衬底11刻蚀至一定的深度来形成多个沟槽13。所述多个沟槽13限定多个通过沟槽13彼此分隔开的有源区101。然后，顺序地形成第一绝缘层14和第二绝缘层15。然后，形成间隙填充所述多个沟槽13的多晶硅层16。参照图1B，通过化学机械抛光(CMP)方法将多晶硅层16平坦化，直到暴露出硬掩模图案12的表面。然后，使用硬掩模图案12作为刻蚀阻挡层来执行回蚀工艺以使平坦化的多晶硅层16凹陷。据此，形成凹陷的多晶硅层16A和16B。如图IB中所示，凹陷的多晶硅层16A和16B可以具有不同的高度。参照图1C，使用OSC掩模(未示出)刻蚀凹陷的多晶硅层16A和16B。据此，产生凹陷Rl和R2，从而形成用于随后形成单侧接触的开口。然而，由于缝隙或空洞17的存在(所述缝隙或空洞17在间隙填充多晶硅层16时产生)，因此现有技术不能精确地控制由回蚀工艺得到的凹陷的多晶硅层16A和16B的高度。另外，由于在约3000人或更高的多个沟槽13中会形成角状结构(horn) 18，因此难以在期望的位置形成单侧接触。此外，由于存在缝隙或空洞17，凹陷Rl和R2的深度可能不均勻。
发明内容
本发明的示例性实施例涉及一种可以改善单侧接触的再现性的半导体器件及其制造方法。
根据本发明的一个示例性实施例，制造半导体器件的方法包括通过刻蚀衬底形成多个第一沟槽；形成覆盖每个第一沟槽的两个侧壁的第一间隔件；通过刻蚀每个第一沟槽的底部形成多个第二沟槽；形成覆盖每个第二沟槽的两个侧壁的第二间隔件；通过刻蚀每个第二沟槽的底部形成多个第三沟槽；形成覆盖衬底的暴露表面的绝缘层；以及通过选择性地去除第二间隔件来形成暴露出每个第二沟槽的一个侧壁的接触。第三沟槽的形成可以包括在第二沟槽的底面上形成阻挡层；沿着每个第二沟槽的两个侧壁形成第三间隔件以覆盖第二间隔件；将每个第二沟槽中的第三间隔件中的一个去除；以及通过使用保留的第二间隔件和第三间隔件作为刻蚀阻挡层来刻蚀第二沟槽的底面形成第三沟槽。根据本发明的另一个示例性实施例，半导体器件包括多个三重沟槽、绝缘层和多个结，每个所述三重沟槽都包括形成在衬底中并且沿着深度方向以不同宽度延伸的第一沟槽、第二沟槽和第三沟槽，所述绝缘层提供在每个第二沟槽中暴露出一个侧壁的单侧接触并且覆盖所述三重沟槽的剩余表面，所述结形成在通过所述单侧接触暴露出来的第二沟槽的侧壁上。所述半导体器件还可以包括与所述结耦接并且间隙填充每个三重沟槽中的一部分的多个掩埋位线。根据本发明的又一示例性实施例，半导体器件包括衬底，该衬底具有形成在其中以限定两个有源区的沟槽；两个第一间隔件，一个在沟槽的每个侧壁的上部上；第二间隔件，其覆盖第一间隔件中的一个并且覆盖沟槽的侧壁之一的中部；覆盖沟槽下部的绝缘层； 以及在沟槽的侧壁之一的中部形成的单侧接触。
图IA至图IC是示出制造半导体器件的现有方法的截面图。图2A至图2N是示出根据本发明的一个示例性实施例的、制造半导体器件的方法的截面图。图3是示出根据本发明的一个示例性实施例的掩埋位线的截面图。
具体实施例方式下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明还可以以不同的方式实施，并且不应理解为限定为本文所列的实施例。提供这些实施例是为了使本说明书全面和完整，并且向本领域技术人员充分传达本发明的范围。在本说明书中，相似的附图标记在不同附图和本发明的实施例中代表相似的部分。附图并非按比例绘制，并且在某些情况下，可能将比例做夸大处理从而清楚地示出实施例的特征。当提及第一层在第二层“之上”或在衬底“之上”时，其不仅表示直接在第二层或衬底上形成第一层的情况，而且还表示在第一层与第二层或衬底之间存在第三层的情况。图2A至图2N是示出根据本发明的一个示例性实施例的、制造半导体器件的方法的截面图。参照图2A，在半导体衬底21之上形成硬掩模图案22。在此，半导体衬底21可以包括硅衬底。硬掩模图案22可以是氧化物层、氮化物层或氧化物层与氮化物层的层叠层。例如，硬掩模图案22可以包括顺序地层叠的硬掩模氮化物层和硬掩模氧化物层。硬掩模图案22被图案化为线间隔(line-space)型图案。在线间隔型图案中，硬掩模材料的平行线被间隔分隔开。然后，使用硬掩模图案22作为刻蚀阻挡层来执行第一沟槽刻蚀工艺。换言之，通过使用硬掩模图案22作为刻蚀阻挡层并且将半导体衬底21刻蚀至一定深度来在半导体衬底21中形成多个第一沟槽23。第一沟槽刻蚀工艺也称为掩埋位线(BBL)沟槽刻蚀工艺。由于使用硬掩模图案22形成多个第一沟槽23，因此它们被图案化为具有线间隔型图案。也就是说，作为第一沟槽刻蚀工艺的结果，多个第一沟槽23在半导体衬底21内形成线形开口。第一沟槽刻蚀工艺可以包括各向异性刻蚀工艺。在半导体衬底21是硅衬底的情况下，可以使用诸如CCl4或Cl2的氯基气体、诸如HBr的溴基气体和氧气的混合气体来执行各向异性刻蚀工艺。参照图2B，形成第一绝缘层对。第一绝缘层M包括氧化物层，如二氧化硅层。用作第一绝缘层M的氧化物层可以通过侧壁氧化工艺来形成，在具有形成在其中的多个第一沟槽23的半导体衬底21上执行所述侧壁氧化工艺。参照图2C，执行第二沟槽刻蚀工艺以形成多个第二沟槽25。在形成第一绝缘层M 之后，第二沟槽刻蚀工艺在所述多个第一沟槽23的底部进一步刻蚀半导体衬底21。在此， 第一绝缘层M在硬掩模图案22的上表面上以及在第一沟槽23的底面上的部分被刻蚀。第一绝缘层M的在每个第一沟槽23的侧壁上保留的部分形成第一间隔件24A。半导体衬底 21被刻蚀的量在第二沟槽刻蚀工艺中可以比在第一沟槽刻蚀工艺中更少。换言之，第二沟槽25与第一沟槽23之间深度的差比较小。第一沟槽23与第二沟槽25之间深度的差限定随后形成的单侧接触的尺寸。因此，控制第二沟槽25的深度以开放将要形成单侧接触的部分。第二沟槽刻蚀工艺可以包括各向异性刻蚀工艺。在半导体衬底21是硅衬底的情况下， 可以使用诸如CCl4或Cl2的氯基气体、诸如HBr的溴基气体和氧气的混合气体来执行各向异性刻蚀工艺。参照图2D，形成第二绝缘层26。第二绝缘层沈包括氮化物层，如氮化硅层。可以将第二绝缘层洸形成为具有约20人至约100A范围内的厚度。参照图2E，选择性地刻蚀第二绝缘层沈以暴露出第二沟槽25的底部。此后，被刻蚀的第二绝缘层26的、保留在第二沟槽25的侧壁上的部分称为第二间隔件21参照图2F，在第二沟槽25的暴露出来的底面上形成第三绝缘层27。第三绝缘层 27包括氧化物层，如二氧化硅层。可以通过氧化第二沟槽25的底面来形成第三绝缘层27。 第三绝缘层27在之后的多晶硅层的湿浸工艺期间用作阻挡层。然后，在包括第三绝缘层27的衬底结构之上形成牺牲层观。牺牲层观包括氮化钛(TiN)层。牺牲层沘被形成为具有约30A至约200A范围内的厚度。用作牺牲层沘的氮化钛(TiN)层具有相对于氧化物层和氮化物层的选择性。因此，可以在随后的湿浸工艺中在不损伤氧化物层和氮化物层的情况下将氮化钛(TiN)层选择性地去除。参照图2G，选择性地刻蚀牺牲层观以形成第三间隔件^A。沿着第二间隔件26A 在第二沟槽25的侧壁上形成第三间隔件^A。可以将牺牲层28回蚀以形成第三间隔件28A.可以使用诸如CCl4或Gl2的氯基气体、诸如HBr的溴基气体、氩(Ar)气和氧(O2)气的混合气体来执行回蚀工艺。借助第三间隔件^A，在第二沟槽25的两个侧壁上形成三层的间隔件。所述三层的间隔件包括第一间隔件24A、第二间隔件26A和第三间隔件^A。第一间隔件24A由基于氧化物层的绝缘层构成，第二间隔件26A由基于氮化物层的绝缘层构成，而第三间隔件28A 由氮化钛层构成。参照图2H，在包括第三间隔件28A的衬底结构之上形成间隙填充第二沟槽25内部的间隙填充层四。间隙填充层四包括多晶硅层，并且其可以在后续的工艺中被去除。在间隙填充层四之上形成单侧接触(OSC)掩模30。OSC掩模30具有图案以使每个第二沟槽25的一个侧壁不在OSC掩模30的一部分之下。然后，使用OSC掩模30作为刻蚀阻挡层来部分地刻蚀间隙填充层29。执行间隙填充层四的部分刻蚀工艺直到暴露出任意一个第三间隔件28k的上部。参照图21，在暴露出第三间隔件^A中的一个之后，将OSC掩模30去除。然后，通过湿浸工艺将第三间隔件28k中被暴露出来的一个去除。 据此，在去除了第三间隔件28A的空间中形成间隙31。由于间隙填充层四的原因， 可以将每个第二沟槽25中的第三间隔件28k中的一个去除而不去除其他第三间隔件^A。 另外，第二沟槽25的底面受到第三绝缘层27的保护。参照图2J，通过湿浸工艺将间隙填充层四去除。据此，包括第一间隔件24A和第二间隔件26A的双层间隔件保留在每个第二沟槽25 —个侧壁上，而包括第一间隔件至第三间隔件24A、26A和28k的三层间隔件保留在每个第二沟槽25的其他侧壁上。在将间隙填充层四去除时，第三绝缘层27保护所述多个第二沟槽25的底部。参照图2K，使用所述双层间隔件和所述三层间隔件作为刻蚀阻挡层执行第三沟槽刻蚀工艺。据此，形成多个第三沟槽32。在形成第三沟槽32时，可以刻蚀第三绝缘层27的一部分。剩余的第三绝缘层27称为第三绝缘层图案27A。第三沟槽刻蚀工艺可以包括各向异性刻蚀工艺。在半导体衬底21是硅衬底的情况下，可以使用诸如CCl4或Cl2的氯基气体、诸如HBr的溴基气体和氧(O2)气的混合气体来执行各向异性刻蚀工艺。作为形成第三沟槽32的结果，限定多个有源区201。通过第三沟槽32，有源区201 被彼此分隔开。另外，有源区201具有可以被描述为线型柱的结构，每个所述线型柱都具有两个侧壁。由于第一沟槽至第三沟槽23、25和32的原因，每个有源区201的侧壁都具有阶梯型剖面。参照图2L，形成第四绝缘层33以覆盖通过第三沟槽32暴露出来的半导体衬底21 的表面。第四绝缘层33可以包括通过氧化半导体衬底21的暴露出来的表面形成的二氧化硅层，其中所述表面通过第三沟槽32暴露出来。参照图2M，将双层间隔件的第二间隔件^A去除。据此，沿着多个有源区201中的每个的一个侧壁形成单侧接触34。更具体而言，在有源区201的侧壁的一部分上形成单侧接触；34，在所述部分中侧壁未被第一间隔件24A、第二间隔件^A、第三间隔件28A和第四绝缘层33覆盖。有源区201的侧壁中未被覆盖的部分与通过形成第二沟槽25首先暴露出来那些部分对应。相应地，通过控制第二沟槽25的深度，可以控制单侧接触34的尺寸。 为了形成单侧接触34，可以通过清洁工艺将第二间隔件26A去除。仅沿着每个第三沟槽32中的一个侧壁的第二间隔件26A被去除，因为其他第二间隔件即，三层间隔件的第二间隔件2躺受到第三间隔件28k的保护。由于每个第二沟槽25的侧壁与每个有源区201的侧壁对应，因此每个单侧接触34 被形成为选择性地暴露出每个有源区201的一个侧壁的一部分。此外，在后续工艺中，在每个有源区201的侧壁的暴露出的部分中形成结。结通过单侧接触34与掩埋位线接触。另外，虽然未在附图中示出，接触插塞可以代替位线与各有源区201的侧壁的暴露出的部分耦接。本发明的技术可以形成单侧接触34，所述单侧接触34选择性地暴露出每个有源区201的任意一个侧壁的一部分。另外，本发明的技术允许通过执行三重沟槽形成工艺来改善对单侧接触；34的深度的控制。因此，通过三重沟槽形成工艺也可以控制随后要形成的结的深度。由于保留的第三间隔件28k是导电材料诸如氮化钛层，因此将第三间隔件28k去除，这在图2N中示出。然后，执行形成掩埋位线的工艺。在去除第三间隔件28A之后，除了形成单侧接触34的位置，用绝缘层覆盖每个有源区201的侧壁。所述绝缘层包括第一间隔件24A、第二间隔件^A、第三绝缘层图案27A 和第四绝缘层33。第一间隔件24A、第三绝缘层图案27A和第四绝缘层33包括氧化物层， 而第二间隔件26A包括氮化物层。图3是示出根据本发明的一个示例性实施例的掩埋位线的截面图。在通过执行图2A至图2N中示出的工艺形成单侧接触34之后，在每个有源区201 的侧壁的通过单侧接触34暴露出来的部分上形成结202。可以通过离子注入工艺或等离子体掺杂工艺形成结202。另外，可以通过沉积掺杂的多晶硅层和执行退火工艺来形成结 202。然后，形成与结202耦接的掩埋位线203。通过顺序地形成阻挡金属和位线导电层以及在位线导电层和阻挡金属上将回蚀工艺执行至接触结202的高度来形成掩埋位线 203。据此，掩埋位线203部分地填充每个第三沟槽32。掩埋位线203的高度可以根据单侧接触34的尺寸和位置来变化。在此，掩埋位线203由金属层形成，如钛层或钨层。根据本发明的技术，可以在不沉积多晶硅层和执行回蚀工艺的情况下形成单侧接触。因此，本发明可以改善对单侧接触的深度和位置的控制。另外，由于本发明的技术使用在深度方向上延伸的三重沟槽，因此其不受缝隙或空洞的影响，并且可以减少执行化学机械抛光(CMP)工艺、回蚀工艺和湿浸工艺的步骤数量。因此，可以简化半导体器件制造方法并且可以降低硬掩模图案的损失量。虽然已经用具体的实施例描述了本发明，但是对于本领域技术人员明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下可以进行各种变化和修改。
权利要求
1.一种制造半导体器件的方法，包括 通过刻蚀衬底形成多个第一沟槽；形成覆盖每个所述第一沟槽的两个侧壁的第一间隔件； 通过刻蚀每个所述第一沟槽的底部形成多个第二沟槽； 形成覆盖每个所述第二沟槽的两个侧壁的第二间隔件； 通过刻蚀每个所述第二沟槽的底部形成多个第三沟槽； 形成覆盖暴露出的衬底表面的绝缘层；以及通过选择性地去除所述第二间隔件形成暴露出每个第二沟槽的一个侧壁的接触。
2.如权利要求1所述的方法，其中形成第三沟槽包括 在所述第二沟槽的底面上形成阻挡层；沿着每个所述第二沟槽的两个侧壁形成第三间隔件以覆盖所述第二间隔件； 去除每个所述第二沟槽中的第三间隔件之一；以及通过使用保留的第二间隔件和第三间隔件作为刻蚀阻挡层刻蚀所述第二沟槽的底面形成第三沟槽。
3.如权利要求2所述的方法，其中所述阻挡层是氧化物层。
4.如权利要求2所述的方法，其中通过氧化所述第二沟槽的底面形成所述阻挡层。
5.如权利要求2所述的方法，其中去除所述第三间隔件之一包括在所述第三间隔件之上形成间隙填充所述第一沟槽和第二沟槽内部的多晶硅层； 通过刻蚀所述多晶硅层的一部分暴露出每个第二沟槽中的第三间隔件之一的上部； 去除暴露出的第三间隔件；以及去除所述多晶硅层。
6.如权利要求5所述的方法，其中通过湿浸工艺来去除所述第三间隔件的暴露出的一个和去除所述多晶硅层。
7.如权利要求2所述的方法，其中所述第三间隔件由氮化钛层形成。
8.如权利要求1所述的方法，还包括在形成所述接触之后，形成部分地填充所述第三沟槽内部的掩埋位线。
9.如权利要求1所述的方法，其中使用硬掩模图案作为刻蚀阻挡层来形成所述第一沟槽、第二沟槽和第三沟槽。
10.如权利要求1所述的方法，其中所述第一间隔件和所述绝缘层由氧化物层形成，而所述第二间隔件由氮化物层形成。
11.如权利要求10所述的方法，其中通过氧化暴露出的衬底表面来形成所述绝缘层。
12.一种半导体器件，包括多个三重沟槽，所述三重沟槽各包括形成在衬底中并且在深度方向上以不同的宽度延伸的第一沟槽、第二沟槽和第三沟槽；提供单侧接触并且覆盖所述三重沟槽的剩余表面的绝缘层，所述单侧接触暴露出每个第二沟槽中的一个侧壁；以及在所述第二沟槽的通过所述单侧接触暴露出来的侧壁上形成的多个结。
13.如权利要求12所述的半导体器件，还包括与所述结耦接并且填充每个三重沟槽的一部分的多个掩埋位线。
14.如权利要求12所述的半导体器件，其中在每个三重沟槽中，所述第二沟槽比所述第三沟槽更宽，而所述第一沟槽比所述第二沟槽更宽。
15.如权利要求12所述的半导体器件，其中所述绝缘层包括 覆盖所述第一沟槽的两个侧壁的第一氧化物层；形成在第一氧化物层之上并且覆盖所述第二沟槽的一个侧壁的氮化物层；以及覆盖通过第三沟槽暴露出的衬底表面的第二氧化物层。
16.一种半导体器件，包括衬底，所述衬底具有在其中形成以限定两个有源区的沟槽； 两个第一间隔件，其中一个第一间隔件在所述沟槽的每个侧壁的上部上； 第二间隔件，所述第二间隔件覆盖所述第一间隔件之一并且覆盖所述沟槽的侧壁之一的中部；覆盖所述沟槽下部的绝缘层；以及在所述沟槽的侧壁之一的中部形成的单侧接触。
全文摘要
本发明涉及一种制造半导体器件的方法，包括通过刻蚀衬底形成多个第一沟槽；形成覆盖每个第一沟槽的两个侧壁的第一间隔件；通过刻蚀每个第一沟槽的底部形成多个第二沟槽；形成覆盖每个第二沟槽的两个侧壁的第二间隔件；通过刻蚀每个第二沟槽的底部形成多个第三沟槽；形成覆盖多个衬底的暴露出的表面的绝缘层；以及通过选择性地去除第二间隔件形成暴露出每个第二沟槽的一个侧壁的接触。
文档编号H01L23/52GK102315160SQ201110009090
公开日2012年1月11日 申请日期2011年1月17日 优先权日2010年7月6日
发明者金裕松 申请人:海力士半导体有限公司