专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置。
背景技术：
IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)为由于具有高速开关特性或高耐压而主要被广泛用于家用电气设备、通信设备、车载用电动机等的电力转换、控制的元件。该IGBT的动作原理如下所述。即，在对该元件的集电极施加正电压、并对该元件的发射极电极施加负电压或零电压的状态下，相对于发射极电极而对栅极电极施加正电压。由此，P基极层的氧化膜界面侧成为沟道层，N型MOSFET (Metal Oxide Semiconductor Field Effect ^Transistor，金属氧化物半导体场效应晶体管)进行动作从而开始电子注入。所注入的电子被输送到集电极，与该电子的电子量对应的空穴从集电极注入。通过该注入，元件成为高注入(低导通电压)状态而成为导通动作。为了使元件截止，而对栅极电极施加OV或负电压。由此，使N型MOSFET截止而停止电子注入。由此，从集电极侧的空穴注入也停止，元件成为截止状态。非专利文献 1 ( "A 4500V Injection Enhanced Insulated Gate Bipolar Transistor (IEGT)Oparating in a Mode Similar to a Thyristor", M. Kitagawa et al.，IEEE IEDM Technical Digest (1993)，pp. 679-682.)中公开了通过形成如 P 型层般不流过空穴的区域，而在N型基极层的发射极电极侧蓄积空穴以促进电子的注入的 IEGT(Injection Enhanced Gate ^Transistor，注入增强栅晶体管)。此外，专利文献1 中公开了在IEGT结构中设置着不经由沟道便将空穴排出到元件外的M0S(Metal Oxide kmiconductor，金属氧化物半导体)晶体管的半导体装置。然而，当为了提高IEGT的特性而将设置的MOS晶体管内置在同一芯片(chip)内时，会产生无法获得充分的击穿耐压的问题，或在将IEGT设为反向导通结构的情况下产生难以降低二极管的导通电压的问题。
发明内容
本实施方式的半导体装置包括第一导电型的第一半导体区域；第二导电型的第二半导体区域，选择性地形成在所述第一半导体区域的一主面；第二导电型的第三半导体区域，选择性地形成在所述第一半导体区域的所述一主面的未形成着所述第二半导体区域的区域；第一导电型的第四半导体区域，选择性地形成在所述第二半导体区域的主面；第一控制电极，形成在所述第二半导体区域与所述第三半导体区域之间，且隔着绝缘膜形成在与所述第四半导体区域接触的沟槽内部；第一主电极，与所述第二半导体区域及所述第四半导体区域电连接；第一导电型的第五半导体区域，形成在所述第一半导体区域的与所述一主面为相反侧的另一主面上；第二导电型的第六半导体区域，形成在所述第五半导体区域上；第二主电极，与所述第六半导体区域电连接；及半导体元件，连接在所述第一主电极与所述第三半导体区域之间；且所述半导体元件包含使用所述第一半导体区域的一部分的沟道，及在所述第一半导体区域的所述一主面上控制所述沟道的第二控制电极。
图1是说明第--实施方式的半导体装置的例子的示意剖面图。
图2 图4是例示本实施方式的半导体装置的制造方法的剖面图(其一)。
图5是比较例的半导体装置(IGBT)的示意剖面图。
阅图6是表示比较例的结构的恢复(recovery)动作时的相对于时间的电流变化的 。
图 7(a)、(b)是说明本实施方式的半导体装置的P型MOSFET的内置构成的例子(其一)的图。
图 8(a)、(b)是说明本实施方式的半导体装置的P型MOSFET的内置构成的例子(其二)的图。
图9是例示第二实施方式的半导体装置的图。
图 10(a),.(b)是说明二极管动作与恢复动作时的载流子的流动的示意图。
[符号的说明]
1集电极
2P型集电极层
2aP型基板
3N型缓冲层
4N型基极层
5P型基极层
6N型源极层
7栅极绝缘膜
8发射极电极
8a电极
9IGBT的栅极电极
10,12P型层
11P 型 MOSFET
20P型M0SFET11的栅极电极
21栅极绝缘膜
100,100'、200半导体装置
T沟槽
具体实施例方式
以下，基于附图对本发明的实施方式进行说明。另外，以下的说明中，作为一例，列举将第一导电型设为N型、且将第二导电型设为P型的具体例。此外，为了使说明容易理解，在以下所示的图中仅表示半导体装置内的一个元件(单元(cell))的部分，但本实施方式的半导体装置可以是设有一个或一个以上的这样的元件的装置。另外，以下说明中沟道是指在施加了栅极电压时所形成的反型层的区域。(第一实施方式)图1是说明第一实施方式的半导体装置的例子的示意剖面图。第一实施方式中，作为半导体装置的一例，说明对IGBTansulated Gate Bipolar Transistor)，尤其对 IEGT(Injection Enhanced Gate Transistor)的应用例。该半导体装置100包括作为第一半导体区域的N型基极层4，作为第二半导体区域的P型基极层5， 作为第三半导体区域的P型层10，作为第四半导体区域的N型源极层6，作为第一控制电极的栅极电极9，作为第一主电极的发射极电极8，作为第五半导体区域的N型缓冲层3，作为第六半导体区域的P型集电极层2，作为第二主电极的集电极1，及作为半导体元件的P型 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)11。N型基极层4为含有硅等半导体的区域，在一主面(图中上侧的主面)上选择性地形成着P型基极层5。此外，在N型基极层4的一主面中的未形成着P型基极层5的区域选择性地形成着P型层10。P型层10形成得比下述的栅极电极9的沟槽T更深。栅极电极9以隔着栅极绝缘膜7埋入在从N型基极层4的表面形成到内部的沟槽 T内的状态而形成。沟槽T形成在P型基极层5与P型层10之间，以使两者分离。沟槽T 从N型基极层4的一主面算起的深度比P型基极层5的深度深，且比P型层10的深度浅。 栅极绝缘膜7为通过例如热处理而形成在沟槽T的内壁上的硅氧化膜，栅极电极9为例如多晶硅之类的导电材料。N型缓冲层3形成在N型基极层4的与一主面为相反侧的另一主面(图中下侧的主面)上。此外，P型集电极层2形成在N型缓冲层3上，集电极1电连接于该P型集电极层2。本实施方式的半导体装置100中，P型M0SFET11连接在发射极电极8与P型层10 之间作为开关元件。P型M0SFET11以与栅极电极9为相同电位的栅极电极20作为控制电极，切换发射极电极8与P型层10之间的电连接状态。P型M0SFET11的导通/截止动作，与包含栅极电极9、栅极绝缘膜7、N型源极层6、P型基极层5及N型基极层4的N型MOSFET 相反。即，P型MOSFET11在栅极电极20中施加了与栅极电极9相同的电位时，导通/截止动作与N型MOSFET的导通/截止动作相反。此外，该P型M0SFET11利用N型基极层4的一部分作为沟道，且形成着在N型基极层4的一主面上控制该沟道的栅极电极20。通过利用N型基极层4的一部分作为P型 M0SFET11的沟道，可使沟道区域的电位稳定，抑制由寄生晶闸管所引起的闩锁(latch up)。 由此，可提高具有P型M0SFET11的IGBT(IEGT)的击穿耐压。(半导体装置的制造方法)接着，对本实施方式的半导体装置的制造方法进行说明。图2 图4是例示本实施方式的半导体装置的制造方法的剖面图。首先，如图2 所示，准备P型基板加。P型基板加为例如均勻地注入了 P型杂质的硅基板，其厚度为例如数百微米(ym)。接着，在P型基板加上形成注入了 N型杂质的包含硅的N型缓冲层3及N型基极层4。此时，N型基极层4的杂质浓度低于N型缓冲层3的杂质浓度，从而提高阻抗率。然后，利用通常的方法，在N型基极层4的一主面的一部分通过离子注入及扩散来形成P型基极层5，且在未形成着P型基极层5的区域选择性地形成P型层10。此处，P型层10形成得比P型基极层5更深。进而，在P型基极层5的主面的一部分通过离子注入及扩散来形成N型源极层6。接着，如图3所示，从N型基极层4的一主面向内部形成沟槽T。沟槽T形成得比 P型基极层5深，且比P型层10浅。通过该沟槽T而使P型基极层5及N型源极层6与P 型层10之间分离。然后，通过例如在氧化环境中进行热处理，而在沟槽T的内表面上形成包含硅氧化物的栅极绝缘膜7。接着，如图4所示，在沟槽T的内部埋入包含例如多晶硅的导电材料，之后，将沉积在沟槽T上方的导电材料除去，从而形成栅极电极9。其次，通过对P型基板加(参照图3)的下表面进行例如磨削加工，而将P型基板加减厚加工至指定的厚度为止。由此，形成P型集电极层2。之后，在叠层体上形成TEOS (Tetra Ethyl Ortho Silicate,正硅酸乙酯)膜等，并将该TEOS膜图案化而选择性地仅残留在包含栅极电极9的正上方区域在内的区域中，由此形成栅极电极9上的栅极绝缘膜7。然后，如图1所示，形成与P型基极层5及N型源极层6接触的发射极电极8。另一方面，在P型集电极层2的另一主面(背面)上形成集电极1。由此完成IGBT结构。本实施方式中，在这样的IGBT结构的制造工艺中，将图1所示的P型M0SFET11内建在IGBT结构内。P型M0SFET11以连接在发射极电极8与电极8a之间的方式而内建在结构内，其中电极8a与P型层10相连。该P型M0SFET11利用N型基极层4的一部分作为沟道。此外，利用P型基极层5 或者P型层10来作为P型M0SFET11的源极或者漏极。即，当在N型基极层4的主面的一部分形成P型基极层5或P型层10时，将未形成着P型基极层5或P型层10的区域(残留着 N型基极层4的区域)用作P型M0SFET11的沟道。而且，将与残留着N型基极层4的区域相邻接的P型基极层5或者P型层10用作P型M0SFET11的源极或者漏极。P型M0SFET11 的栅极电极20隔着栅极绝缘膜呈平面(planar)型而形成在用作沟道的N型基极层4上。 由此，完成将P型M0SFET11内置在IGBT构成内的本实施方式的半导体装置100。(半导体装置的动作)接着，对本实施方式的半导体装置100的动作进行说明。首先，为了形成导通状态，在对集电极1施加正电压，对发射极电极8施加负电压或零电压的状态下，相对于发射极电极8而对栅极电极9施加正电压。由此，P型基极层5 的栅极绝缘膜7的界面侧成为沟道层，N型MOSFET进行动作后开始电子注入。此时，相对于发射极电极8也对与栅极电极9为相同电位的栅极电极20施加正电压。由此，P型M0SFET11成为截止状态，发射极电极8与ρ型层10之间成为绝缘状态。因此，在N型基极层4的发射极电极8侧蓄积空穴，从而促进电子的注入。然后，所注入的电子被输送到集电极1，从集电极1注入与该电子的电子量对应的空穴。由此，元件成为高注入(低导通电压)状态而成为导通动作。为了形成截止状态，对栅极电极9施加OV或负电压。由此，使N型MOSFET截止， 停止电子注入。因此，从集电极侧的空穴注入也停止，元件成为截止状态。此时，也对与栅极电极9为相同电位的栅极电极20施加OV或负电压，P型MOSFET11成为导通状态。由此， 发射极电极8与P型层10之间成为导通状态，从形成得比栅极电极9深的P型层10向外部排出空穴。即，与仅从沟道排出空穴的情况相比可在短时间内进行空穴的排出，从而开关损耗降低。(比较例)图5是比较例的半导体装置(IGBT)的示意剖面图。该比较例的半导体装置100’包括集电极1、P型集电极层2、N型缓冲层3、N型基极层4、P型基极层5、N型源极层6、发射极电极8、栅极电极9及栅极绝缘膜7。 在该半导体装置100’中，在N型基极层4的一主面形成着P型基极层5，并在P型基极层5的表面选择性地形成着N型源极层6。此外，以将P型基极层5及N型源极层6分割开的方式从表面到N型基极层4为止形成着沟槽T，栅极电极9隔着栅极绝缘膜7埋入在该沟槽T内。在N型基极层4的另一主面形成着N型缓冲层3，在该N型缓冲层3上选择性地设置着P型集电极层2。集电极1连接于N型缓冲层3及P型集电极层2。即，N型缓冲层3 的一部分连接于P型集电极层2，另一部分连接于集电极1。通过这样的结构，比较例的半导体装置100’构成为反向导通IGBT。该半导体装置100’的动作原理如下所述。首先，在对集电极1施加正电压、对发射极电极8施加负电压或零电压的状态下，相对于发射极电极8而对栅极电极9施加正电压时，P型基极层5的氧化膜界面侧成为沟道层，N型MOSFET进行动作后开始电子注入。所注入的电子被输送到集电极1，从集电极1注入与该电子的电子量对应的空穴，从而元件成为高注入(低导通电压)状态而成为导通动作。另一方面，为了使半导体装置100’截止，对栅极电极9施加OV或负电压，由此使 N型MOSFET截止，停止电子注入。由此，从集电极1侧的空穴注入也停止，成为截止状态。虽为具有以上动作结构的IGBT，但发射极电极侧的电子注入量依赖于N型MOSFET 的特性，难以成为注入量充分高的注入。因此，如非专利文献1所公开的IEGT，当将P型基极层5的一部分设为P型层而形成未流过空穴的区域时，可获得在N型基极层的发射极电极侧蓄积空穴从而促进电子的注入的效果。就此处公开的IEGT的电子注入促进效果而言， 中间隔着沟槽的P型基极层5正下方的N型基极层4的阻抗成分越大，该效果就越高。然而，由于IEGT结构是在发射极电极8侧蓄积电子及空穴的结构，因此在使元件截止时空穴的排出变得不充分。由此，开关速度变慢，从而开关损耗增加。此外，如图5所示，在形成如下反向导通IGBT结构的情况下，即，该反向导通IGBT结构中是使N型缓冲层 3的一部分直接与集电极1连接从而将集电极1与N型缓冲层3加以连接，具有P型层的 IEGT结构中二极管动作时的成为P型阳极层的P型基极层5的面积变小，从而导致二极管的导通电压变高。图6是比较例的结构中的恢复动作时的相对于时间的电流变化的图。在比较例的结构中，如果重视IGBT的导通电压，则会成为在发射极侧滞留载流子的结构。因此，IGBT的恢复动作时的Qrr (蓄积电荷量)变大，在恢复时会有较大的Irr (反向电流)流过(图中的一点划线圆圈)。此现象成为恢复时的开关损耗。这样，比较例的IGBT结构的半导体装置中难以实现低导通电压化，因此当形成使
8P型基极层隔开(間引。^ )的IEGT结构时，会产生断开(turn off)时的载流子的排出耗费时间，从而开关损耗变大的问题。此外，在使IEGT为反向导通结构的情况下，P型阳极层的面积小，因此也会产生难以降低二极管的导通电压的问题。与此相对，根据上述所说明的本实施方式的半导体装置100的构成，可提供一种降低截止损耗的IGBT(IEGT)。此外，可提供一种通过使集电极侧为反向导通结构(参照下述的半导体装置200)而降低二极管的导通电压的反向导通IGBT(IEGT)。即，可提供一种即便为使P型基极层隔开的IEGT结构也可促进半导体装置的低导通电压化、且通过P型 MOSFET的控制也使二极管特性得以改善的反向导通IGBT(IEGT)。(P型MOSFET的内置构成其一)图7(a)、(b)是说明本实施方式的半导体装置的P型MOSFET的内置构成的例子 (其一)的图，图7(a)是剖面立体图，图7(b)是图7(a)的A_A’线向视剖面图。另外，为了使说明容易理解，图7(a)中省略了图7(b)中所示的栅极电极20。在该P型MOSFET的内置构成的例子(其一)中，P型层10沿着栅极电极9的延伸方向而选择性地形成在N型基极层4。此外，P型层10夹着N型基极层4与另一 P型层 (第七半导体区域)12相邻接。该P型层10与P型层12之间的N型基极层4用作P型 M0SFET11的沟道(图中圆圈内)。P型层12也可与P型层10在同一步骤中形成。此外，P 型层12可为与P型层10相同的深度，也可设定得比P型层10深或比P型层10浅。进而， P型层12也可不必与沟槽T的两侧接触。由此，在P型M0SFET11中，P型层10成为漏极， P型层12成为源极，配置在这些层之间的N型基极层4成为沟道。如图7(b)所示，在成为P型M0SFET11的沟道的N型基极层4上隔着栅极绝缘膜 21而形成着栅极电极20。由于成为沟道的N型基极层4设置在表面，因此形成在该N型基极层4上的栅极电极20为平面型。另外，P型M0SFET11的栅极电极20与IGBT的栅极电极9以成为相同电位的方式连接着。此外，P型M0SFET11的栅极电极20也可与IGBT的栅极电极9在同一步骤中制造。 此外，栅极绝缘膜21也可与形成在沟槽T中的栅极绝缘膜7在同一步骤中制造。此外，形成在P型基极层5上的发射极电极8延伸设置在成为P型M0SFET11的源极的P型层12上，且兼作源极电极。另一方面，无须在成为漏极的P型层10上设置电极。 其原因在于，P型层10与成为沟道的N型基极层4相邻接，P型层10成为漏极。由此，成为 P型M0SFET11形成在发射极电极8与P型层10之间的构成。该结构中，由于在P型层10 侧设置着P型M0SFET11，因此具有不会对IGBT(IEGT)结构中的N型MOSFET的特性带来影响便可内置P型MOSFET11的优点。此外，由于P型层12为与P型基极层5相同的结构，因此在反向导通型IGBT(IEGT)中，与P型基极层5 —起作为二极管的P型层发挥功能。(P型MOSFET的内置构成其二)图8(a)、(b)是说明本实施方式的半导体装置的P型MOSFET的内置构成的例子 (其二)的图，图8(a)是剖面立体图，图8(b)是图8(a)的B_B’线向视剖面图。另外，为了使说明容易理解，图8(a)中省略了图8(b)中所示的发射极电极8及栅极电极20。该P型MOSFET的内置构成的例子(其二)中，用作P型M0SFET11的沟道的N型基极层4与P型基极层5相邻接而设置(图中的圆圈内)。而且，以成为该沟道的N型基极层4的部分为中心，在P型基极层5的相反侧设置另一 P型层12。P型层12配置在邻接的沟槽T之间。该P型层12也可与P型基极层5在同一步骤中形成。此外，P型层12可为与P型基极层5相同的深度，也可设定得比P型基极层5深或比P型基极层5浅。进而，P 型层12也可不必与沟槽T的两侧接触。由此，在P型M0SFET11中，P型层12成为漏极，P 型基极层5成为源极，配置在这些层之间的N型基极层4成为沟道。另外，P型层12可通过电极8a而与P型层10连接。由此，P型层10与P型层12同样地作为P型M0SFET11的漏极发挥功能。如图8(b)所示，在成为P型M0SFET11的沟道的N型基极层4上隔着栅极绝缘膜 21而形成着栅极电极20。由于成为沟道的N型基极层4设置在表面，因此形成在该N型基极层4上的栅极电极20为平面型。另外，P型M0SFET11的栅极电极20与IGBT的栅极电极9以成为相同电位的方式连接。此外，P型M0SFET11的栅极电极20也可与IGBT的栅极电极9在同一步骤中制造。 此外，栅极绝缘膜21也可与形成在沟槽T中的栅极绝缘膜7在同一步骤中制造。作为P型M0SFET11的源极电极，使用形成在P型基极层5上的发射极电极8。而且，作为P型M0SFET11的漏极电极，使用从P型层12上延伸设置到P型层10为止的电极 8a。由此，成为P型M0SFET11形成在发射极电极8与P型层10之间的构成。该结构具有不会对P型层10的大小带来影响便可内置P型M0SFET11的优点。上述所说明的P型M0SFET11的任一内置构成的例子中，利用N型基极层4的一部分作为P型M0SFET11的沟道，因此可使沟道区域的电位稳定。由此，可抑制由寄生晶闸管所引起的闩锁，从而可提高包含P型M0SFET11的IGBT(IEGT)的击穿耐压。另外，P型 M0SFET11的内置构成并不限定于所述的其一、其二的例子，也可为其它构成。(第二实施方式)图9是例示第二实施方式的半导体装置的图。此处，对与图1所示的半导体装置相同的要素附上相同编号，并省略其详细说明。 第二实施方式的半导体装置200在N型缓冲层3连接于P型集电极层2，并且局部地与集电极1直接连接的方面不同于第一实施方式的半导体装置100。为了实现这样的结构，当在P型基板上形成N型缓冲层3时，仅使与集电极1接触的部分形成得较深。然后，在对P型基板进行减厚加工时，加工至局部较深的N型缓冲层3 露出的位置为止之后，在加工面形成集电极1。通过N型缓冲层3成为这样的结构来构成反向导通IGBT(IEGT)结构。(半导体装置的动作)接着，对本实施方式的半导体装置200的动作进行说明。首先，在作为IGBT (IEGT)进行动作时，相对于发射极电极8而对栅极电极9施加正电压。通过该电压的施加而P型M0SFET11成为截止状态，从而发射极电极8与P型层10 成为绝缘状态。如此一来，从集电极1侧注入而来的空穴蓄积在N型基极层4的发射极电极8侧，促进从N型源极层6的电子注入而实现低导通电压特性。另一方面，在发射极电极8侧的电位变得高于集电极1侧并作为二极管动作时，对栅极电极9施加OV或负电压。通过该电压的施加而使P型M0SFET11成为导通状态，从而发射极电极8与P型层10成为导通状态。由此，P型层的面积增加，二极管的导通电压得以降低。
此处，在P型层10设定得比栅极电极9深的情况下，容易在P型层10中滞留载流子，从而实现二极管动作时的导通阻抗降低及高耐压。另一方面，因载流子容易滞留，所以在该状态下会导致恢复动作时的开关损耗。因此，再次在集电极1侧的电压变得高于发射极电极8侧的恢复动作时，在即将进入恢复动作之前对栅极电极9施加正电压，使P型M0SFET11成为截止状态。由此，通过在减少P型层10的载流子后进行恢复动作，而可降低开关损耗。图10(a)、(b)是说明二极管动作与恢复动作时的载流子的流动的示意图。如图 10 (a)所示，在二极管动作时，P型M0SFET11成为导通状态，发射极电极8与P型层10成为导通状态，P型基极层5与P型层10的双方作为二极管的P型层发挥功能。由此，空穴注入到P型基极层5与P型层10的双方中，与仅从P型基极层5注入空穴的情况相比成为低导通电压。尤其在P型层10设定得比栅极电极9深的情况下，容易在P型层10中滞留载流子，从而实现导通阻抗的降低及高耐压。另一方面，如图10(b)所示，在恢复动作时对栅极电极9施加正电位，P型 M0SFET11成为截止状态，从而发射极电极8与P型层10成为绝缘状态。由此，发射极电极 8侧的载流子减少，Qrr (电荷蓄积量)变小，从而抑制在恢复时有较大的电流流过的情况。 由此，恢复时的开关损耗得以抑制。如上所述，根据本实施方式，可同时实现反向导通IGBT(IEGT)的IGBT(IEGT)特性
与二极管特性。以上，对本发明的实施方式及其变形例进行了说明，但本发明并非限定于这些示例。例如，本领域技术人员对上述各实施方式或其变形例适当进行构成要素的追加、删除、 设计变更而得的结构、将各实施方式的特征加以适当组合而得的结构，只要具备本发明的主旨便可包含在本发明的范围内。例如，上述各实施方式及各变形例中，将第一导电型设为N型、且将第二导电型设为P型进行了说明，但本发明也可将第一导电型设为P型、且将第二导电型设为N型来实施。此外，上述所说明的实施方式中，使用沟栅结构作为栅极电极9，但本发明可应用于纵置式沟槽IGBT、横置式沟槽IGBT等具有沟槽MOS栅极结构的半导体装置全体。此外，虽构成应用硅氧化膜作为半导体装置内的栅极绝缘膜的MOS型晶体管，但栅极绝缘膜并不限定于硅氧化膜，也可构成使用了其它绝缘膜(例如氮化硅膜)的MIS (Metal Insulator Semiconductor,金属绝缘体半导体)型晶体管。进而，此外在所述各实施方式中，对使用硅(Si)作为半导体的示例进行了说明， 但作为半导体，也可使用例如碳化硅(SiC)或者氮化镓(GaN)等化合物半导体、或金刚石等宽带隙半导体。尽管已描述了特定实施例，但这些实施例仅作为实例给出，而并非意欲限制发明的范畴。本文中所描述的新颖实施例实际上可用各种其它形式来实施；此外，可不脱离发明精神而在本文中所描述的实施例的形成过程中对实施例进行各种省略、替代及修改。技术方案及其等效物意欲涵盖属于发明的范畴及精神的这些形态或修改。
权利要求
1. 一种半导体装置，其特征在于包括第—-导电型的第--半导体区域；第二导电型的第二二半导体区域，选择性地形成在所述第--半导体区域的一主面；第二导电型的第三三半导体区域，选择性地形成在所述第-一半导体区域的所述一主面的未形成_:所述第二半导体区域的区域；第—-导电型的第四半导体区域，选择性地形成在所述第:二半导体区域的主面；第一-控制电极，形成在所述第二半导体区域与所述第三半导体区域之间，且隔着绝缘膜形成在与所述第四半导体区域接触的沟槽内部；第一主电极，与所述第二半导体区域及所述第四半导体区域电连接； 第一导电型的第五半导体区域，形成在所述第一半导体区域的与所述一主面为相反侧的另一主面上；第二导电型的第六半导体区域，形成在所述第五半导体区域上； 第二主电极，与所述第六半导体区域电连接；及半导体元件，连接在所述第一主电极与所述第三半导体区域之间；且所述半导体元件包含沟道，使用所述第一半导体区域的一部分；及第二控制电极，在所述第一半导体区域的所述一主面上控制所述沟道。
2.根据权利要求1所述的半导体装置，其特征在于 所述沟道与所述第三半导体区域相邻接而形成；邻接于所述沟道的与所述第三半导体区域相反的一侧而形成着第二导电型的第七半导体区域；所述第七半导体区域与所述第二半导体区域电连接。
3.根据权利要求1所述的半导体装置，其特征在于 所述沟道与所述第二半导体区域相邻接而形成；邻接于所述沟道的与所述第二半导体区域相反的一侧而形成着第二导电型的第七半导体区域；所述第七半导体区域与所述第三半导体区域电连接。
4.根据权利要求1所述的半导体装置，其特征在于 所述第六半导体区域选择性地形成在所述第五半导体区域上；所述第二主电极与所述第六半导体区域及所述第五半导体区域电连接。
5.根据权利要求1所述的半导体装置，其特征在于所述第三半导体区域的从所述一主面算起的深度比所述沟槽的从所述一主面算起的深度更深。
6.根据权利要求1所述的半导体装置，其特征在于所述沟槽的从所述一主面算起的深度比所述第二半导体区域的从所述一主面算起的深度更深。
7.根据权利要求1所述的半导体装置，其特征在于 所述第一控制电极与所述第二控制电极为相同的电位。
8.根据权利要求1所述的半导体装置，其特征在于 所述第三半导体区域沿着所述第一控制电极的延伸方向形成。
9.根据权利要求1所述的半导体装置，其特征在于 所述第二控制电极为平面型的栅极电极。
10.根据权利要求1所述的半导体装置，其特征在于所述第五半导体区域局部地与所述第二主电极直接连接。
11.根据权利要求2所述的半导体装置，其特征在于所述第三半导体区域的从所述一主面算起的深度比所述沟槽的从所述一主面算起的深度更深。
12.根据权利要求3所述的半导体装置，其特征在于所述第三半导体区域的从所述一主面算起的深度比所述沟槽的从所述一主面算起的深度更深。
13.根据权利要求2所述的半导体装置，其特征在于所述沟槽的从所述一主面算起的深度比所述第二半导体区域的从所述一主面算起的深度更深。
14.根据权利要求3所述的半导体装置，其特征在于所述沟槽的从所述一主面算起的深度比所述第二半导体区域的从所述一主面算起的深度更深。
全文摘要
本实施方式的半导体装置包括第一导电型的第一半导体区域；第二导电型的第二半导体区域，选择性地形成在所述第一半导体区域的一主面；第二导电型的第三半导体区域，选择性地形成在所述第一半导体区域的所述一主面的未形成着所述第二半导体区域的区域；第一导电型的第四半导体区域，选择性地形成在所述第二半导体区域的主面；第一控制电极，形成在所述第二半导体区域与所述第三半导体区域之间，且隔着绝缘膜形成在与所述第四半导体区域接触的沟槽内部；第一主电极，与所述第二半导体区域及所述第四半导体区域电连接；第一导电型的第五半导体区域，形成在所述第一半导体区域的与所述一主面为相反侧的另一主面上；第二导电型的第六半导体区域，形成在所述第五半导体区域上；第二主电极，与所述第六半导体区域电连接；及半导体元件，连接在所述第一主电极与所述第三半导体区域之间；且所述半导体元件包含使用所述第一半导体区域的一部分的沟道，及在所述第一半导体区域的所述一主面上控制所述沟道的第二控制电极。
文档编号H01L29/739GK102194862SQ201110051720
公开日2011年9月21日 申请日期2011年3月3日 优先权日2010年3月9日
发明者二宫英彰 申请人:株式会社东芝