专利名称：集成电路芯片的制作方法
技术领域：
本发明有关于集成电路(integrated circuit, IC)的电源及地线布线(power and ground routing)，且特别有关于集成电路芯片器件的一种新型的电源及地线布线，其利用铝金属层形成电源线或地线，以将芯片外电源(off-chip source)分送至芯片内不同区块 (block)，借此降低集成电路芯片器件的电压降(IR drop)并提高芯片性能。
背景技术：
大规模(large-scale)半导体集成电路器件的设计过程中，器件的各区块彼此平行地设计以与器件特性相辅相成。在设计大规模集成电路器件时，通常采用积木式 (building-block)设计法，即，器件的电路被分割成多个电路区块(circuit block)，而各个电路区块同时设计。随后，整合各个电路区块以构成完整的电路器件设计。如熟悉这项技术者所知，集成电路器件往往具有许多电路区块，而电源及其它信号是通过集成电路器件中的多层导体从芯片外部供应至芯片内的各个电路区块，并且在电路区块之间及各电路区块内的单元胞(cells)间进行分送的。从俯视集成电路基板的方向可以看出，这些导体是以光刻图案化工艺逐层将导电材料层图案化所形成的各层导线。导线所处的不同层之间利用绝缘层(insulating layer) 相互隔开，以避免处于不同层且方向交叉的导线彼此物理连接或电性连接。若要使不同层的导线电性连接，则需要在绝缘层中设置导电通孔(conductive via plug)以连接两导体。集成电路器件的各导体层(conductive layer)具有不同的片电阻(sheet resistance)，通常是最低层(第1层或者Ml)的导体层具有最高的片电阻，而最高层的导体层具有最低的片电阻。这主要是由于工艺上的限制使得较低层的金属层有较小的厚度。 然而，片电阻的差异却会影响布线规则。举例来说，具有较高片电阻的较低层金属层通常被用来形成较近的电性连接，例如同一单元胞或电路区块内的电性连接，而具有较低片电阻的较高层金属层则用来形成较远的电性连接，例如不同电路区块内两点间的电性连接。图1是现有的具有六层铜金属层的集成电路芯片器件的放大俯视图，其中，为了简化说明，仅显示集成电路芯片器件中某电路区块中的一小部分。如图1所示，电路区块10 的周边设有电源(Vdd)环12以及地(Vss)环14，其中电源环12以及地环14可以设于第六层金属层(M6)中或比M6低一层的铜金属层中，即第五层金属层(M5)中。举例来说，电源环12设于M6中，地环14设于M5中，而其它较低层的铜金属层，如第二层(即M2)至第四层(即M4)金属层，可被用于信号布线。在电路区块10内被电源环12及地环14所环绕的中央区域，设有所谓的网状内连接网络(mesh interconnection network) 20，其由多条大致彼此正交的水平线22以及垂直线对所构成。通过这样的网状内连接网络20以及相应的通孔堆叠(via stack)32及34， 电源信号或接地信号即可从相应的电源环12及地环14分送至单元胞级器件，例如，晶体管或形成于半导体基板主表面(图未示)上的区域，而这些单元胞级器件并非与电源环12或地环14等距离。上述范例中，网状内连接网络20的水平线22以及垂直线M形成于M5或M6中。此外，在目前的铜工艺中，通常利用保护层下方的一层铝金属来形成焊接面 (bondable interface)，即铝焊盘(bond pad)，其直接覆盖于由集成电路芯片的最上层铜金属层所构成的铜焊盘上，以避免铜焊盘表面氧化。在某些倒装芯片(flip-chip)应用中， 也可利用保护层下的这层铝金属形成所谓的重分布层(re-distributed layer，RDL)，以重分布铝焊盘的排列位置。现有技术由于采用最上两层的铜金属层(M5及M6)来作为电源及地线布线，使得电压降(IR drop)无可避免的提高，部分原因是由于M5及M6具有不同的金属层厚度以及不同的片电阻。如上所述，厚度上M5通常比M6薄，因此M5具有比M6更高的片电阻(粗略估计约为M6片电阻的两倍)。因此，在该领域中急需一种改进型电源及地线布线结构，以降低集成电路器件电压降并提高芯片性能。
发明内容
为了降低集成电路芯片器件的电压降并且提高芯片性能，本发明提供以下技术方案本发明提供一种集成电路芯片，包括半导体基板，其上具有多层金属层间绝缘层及分别嵌于多层金属层间绝缘层之间的多层铜金属层；第一保护层，覆盖于多层金属层间绝缘层及多层铜金属层之上；第一电源/地环，形成于多层铜金属层的最上层中，其中第一电源/地环属于集成电路芯片的一个电路区块；第二电源/地环，形成于第一保护层上的铝金属层中，且第二电源/地环同属于集成电路芯片的上述电路区块；以及第二保护层，覆盖第二电源/地环及第一保护层。本发明另提供一种集成电路芯片，包括半导体基板，其上具有多层金属层间绝缘层及分别嵌于多层金属层间绝缘层之间的多层铜金属层；第一保护层，覆盖于多层金属层间绝缘层及多层铜金属层之上；电源环，形成于多层铜金属层的最上层中，其中电源环属于集成电路芯片的一个电路区块；地环，同属于集成电路芯片的上述电路区块，形成于多层铜金属层的最上层中，其中至少电源环与地环的其中之一与位于第一保护层上的铝金属导线电性连接，以降低电源环或地环的片电阻，且铝金属导线与电源环或地环平行配置；以及第二保护层，覆盖铝金属导线及第一保护层。以上所述的集成电路芯片，通过将至少电源环与地环其中之一与铝金属导线电性连接，使集成电路芯片器件的电压降得以降低并使芯片性能得以提高。
图1是现有的具有六层铜金属层的集成电路芯片器件的放大俯视图。图2是依本发明较佳实施例的具有六层铜金属层的集成电路芯片的部分剖面示意图。图3是依本发明另一较佳实施例的集成电路芯片的部分剖面示意图。图4是依本发明另一较佳实施例的集成电路芯片的布局示意图。
具体实施例方式在说明书及权利要求书当中使用了某些词汇来指称特定的元件。所属技术领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求项中所提及的「包括」为一开放式的用语，故应解释成「包括但不限定于」。此外，「耦接」一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。本发明提供一种新型的电源及地线布线，其可以提高集成电路芯片的性能。本发明是利用形成于集成电路芯片的保护层中的铝金属层取代集成电路芯片中比最高层铜金属层(Mn)低一层的铜金属层(Mn-I)以形成电源或地环，及/或形成网状内连接网络。因此，通常用来形成电源或地环及网状内连接网络的最高两层铜金属层其中之一可被空出并用于信号布线。另外，被取代的铜金属层(Mn-I)也可以被略过，从而节省光掩模 (photomask)及成本。因此，本发明可以增加信号布线资源，并且增加布局布线的弹性。以下结合附图详细说明本发明的较佳实施例。在说明书文本以及图式中，将以符号“Mn”代表制作于集成电路芯片中最上层的铜金属层，以符号“Mn-1”代表比最上层的铜金属层低一层的铜金属层，以此类推，其中，较佳地，η介于5与8之间，但不限于此。另外， 以符号“V”代表连接相邻两层金属的通孔(via plug)，例如，“V5”代表内连接M5及M6两层金属的通孔。图2是依据本发明实施例的集成电路芯片Ia的剖面示意图，其中集成电路芯片 Ia中共有六层铜金属层(M1-M6)。图2中所示的集成电路芯片Ia包括半导体基板100，例如，硅基板、硅晶绝缘体(silicon-on-insulator，S0I)基板、硅锗基板或其它基板。半导体基板100上形成有多层金属层间介电(inter-metal dielectric, IMD)层110-132。基本电路器件101，例如，晶体管、电容或者存储单元(memory cell)则制作于半导体基板100 的主表面上。其中，IMD层110-132可由低介电常数(low-k)材料或超低介电常数材料构成，但不限于此。IMD层110-132也可以包括如氧化硅(silicon oxide)、氮化硅(silicon nitride)、碳化硅(silicon carbide)或氮氧化硅(silicon oxy-nitride)等现有的介电层。上述低介电常数材料或超低介电常数材料可包括有机材料(如SiLK)或无机材料(如 HSQ)，其可以是多孔(porous)或无孔(non-porous)材料。依本发明，金属层M1-M6以及相应的通孔V1-V5是利用铜镶嵌工艺或双镶嵌工艺所形成，由于这类工艺已为本领域技术人员所熟知，因此其细节不再赘述。如图2所示， 第一层铜金属层，即M1，形成于IMD层112中；接触插头(contact plug) 220，通常是钨 (tungsten)插头，形成于IMD层110中，用来连接Ml与基本电路器件101。第二层铜金属层，即M2，形成于IMD层116中；通孔VI，其通常是以铜镶嵌通孔型态与M2整合在一起，形成于IMD层114中，用来连接Ml与M2。第三层铜金属层，即M3，形成于IMD层120中；通孔V2形成于IMD层118中，用来连接M2与M3。第四层铜金属层，即M4，形成于IMD层124 中；通孔V3形成于IMD层122中，用来连接M3与M4。第五层铜金属层，即M5，形成于IMD 层128中；通孔V4形成于IMD层126中，用来连接M4与M5。最上层铜金属层，即M6，形成于IMD层132中；通孔V5形成于IMD层130中，用来连接M5与M6。
此外，在IMD层132上还形成有第一保护层140，且第一保护层140覆盖住暴露出来的M6铜金属层表面。第一保护层140可以包括氧化硅、氮化硅、聚酰亚胺(polyimide) 或其它适合的材料。集成电路芯片Ia更包括焊接区300，且焊接区300内形成有铝焊盘302，其中铝焊盘302形成于第一保护层140之上。铝焊盘302通过通孔306电性连接至其下方的铜焊盘 304，铜焊盘304形成于M6铜金属层中。铝焊盘302可以避免下方的铜焊盘304被氧化。依本发明，铝焊盘302可以是环绕集成电路芯片Ia中某一电路区块的电源或地环的一部分。依本发明，铝焊盘302被第二保护层142所覆盖。第二保护层142可以包括氧化硅、氮化硅、聚酰亚胺或其它适合的材料。第二保护层142提供有开口 308，以暴露出铝焊盘 302的部分上表面。开口 308可以利用现有的光刻及蚀刻方法形成。图2中所示的集成电路芯片Ia是基于所谓的1P6M结构制成，即一层多晶硅 (polysilicon)层以及六层铜金属层。然而，本发明也适用于其它不同的内连接结构中，例如 1P3M、1P4M、1P5M、1P7M 或 1P8M 结构等。如上所述，最上层铜金属层，即M6，其厚度比第五层铜金属层M5厚，因此，M5具有相对较高的片电阻。举例来说，M6的厚度tl约为0. 85微米(μ m)，线宽为0. 36微米，片电阻为0. 0212欧姆/平方厘米(Ω /cm2)，M5的厚度t2约0. 29微米，线宽为0. 18微米，片电阻为0. 0779欧姆/平方厘米。仍参阅图2，集成电路芯片Ia更包括电源或地环402，其形成于第一保护层140上的铝金属层中。上述的铝焊盘302以及铝金属电源或地环402可以同时形成。铝金属电源或地环402的厚度t3约为1. 45微米，其比M6铜金属层还厚很多。较佳地，为了有效分送电源，建议电源或地环402的线宽(L)约为3. 0微米，线间距⑶约为2. 0微米，即线宽线间距比(L/ S)建议为3/2。然而，铝金属电源或地环402的线宽可以介于3微米至30微米之间。由于铝金属电源或地环402较厚，因此其片电阻可以降至约为0. 0212欧姆/平方厘米，此数值已接近M6铜金属层的片电阻。铝金属电源或地环402可通过通孔406电性连接至下方的铜走线404。依本发明的较佳实施例，为了有效分送电源，通孔406的较佳尺寸大小为3微米X 3微米。上述铜走线404形成于M6铜金属层中，并且可作为网状内连接网络(图未示)的一部分，以通过例如通孔堆叠502的方式将电源或地信号分送至基本电路器件101。如上所述，网状内连接网络包括穿过电路区块的多条彼此正交的水平走线以及垂直走线。由于工艺差异，上述走线也可以是大致彼此正交。依本发明的较佳实施例，可以利用第一保护层140上的铝金属层来形成上述网状内连接网络中的水平走线或者垂直走线。本发明最重要的技术特征之一在于用来将电源或地信号分送至集成电路芯片 Ia某电路区块的电源或地环仅形成于最上层铜金属层以及第一保护层140上的铝金属层中。换句话说，第一保护层140上的铝金属层不仅可以在倒装芯片或凸点(bump)应用中作为线路重分布层(RDL)，还可以用来形成电源或地信号布线。这样一来，M5金属层即可以被省略或者空出以用于弹性地信号布线。此外，由于第一保护层140上的铝金属层具有比M5 铜金属层更低的片电阻，因此可以降低电压降。图3是依本发明第二实施例的集成电路芯片Ib的部分剖面示意图，其中沿用相同的符号来表示具有相同材料或功能的器件、材料层或区域。如图3所示，集成电路芯片Ib同样包括半导体基板100，半导体基板100上形成有基本电路器件(图3中未示)，例如，晶体管、电容或者存储单元。在半导体基板100之上另沉积有多层IMD层。为简化说明，在图 3中仅显示IMD层128-132。IMD层132之上沉积有第一保护层140，且第一保护层140覆盖住暴露出的Mn铜金属层表面。集成电路芯片Ib包括利用铜镶嵌工艺或双镶嵌工艺所制作的η层铜金属层 (Ml-Mn)以及相应的通孔(Vl-Vn-I)，由于这类工艺已为本领域技术人员熟知，因此其细节不再赘述。集成电路芯片Ib上形成有电源或地环502，其是结合铝金属层以及Mn铜金属层所构成。另外，在Mn-I铜金属层中形成有电源或地环602。通过利用通孔506将铝金属层504与其下方的Mn铜金属层508并联，使得电源或地环502的片电阻降低，进而达到降低电压降的目的。图4是依据本发明第二实施例的集成电路芯片布局的示意图，其中沿用相同的符号来表示具有相同材料或功能的器件、材料层或区域。如图4所示，集成电路芯片Ic包括地环508a，用来分送Vss信号，以及电源环508b，用来分送Vdd信号。彼此互相平行的地环 508a与电源环508b都形成于Mn铜金属层中，即集成电路芯片Ic的最上层铜金属层。图中另有两条示范用的走线702及802，其形成于Mn-I铜金属层中，属于网状内连接网络的一部分，且走线702及802与地环508a以及电源环508b正交(由于工艺差异，其也可以是大致彼此正交)。其中，走线702通过通孔706与其上方的地环508a电性连接，而通孔706介于Mn-I铜金属层与Mn铜金属层之间。走线802通过通孔806与其上方的地环 508b电性连接，通孔806同样介于Mn-I铜金属层与Mn铜金属层之间。依本发明的较佳实施例，地环508a的正上方设置有平行于地环508a的铝金属导线504a，且铝金属导线50 通过通孔506a电性连接至地环508a。电源环508b的正上方设置有平行于电源环508b的铝金属导线504b，且铝金属导线504b通过通孔506b电性连接至电源环508b。较佳地，铝金属导线50 与铝金属导线504b的线宽约为3微米至30微米，且其线间距(spacing)约为20微米。此外，通孔506a与通孔506b的较佳尺寸为3微米X3微米，而相邻两个通孔的距离约为3微米。在铝金属导线与电源及地环之间另设有第一保护层(图4中未示)。此外，另有第二保护层，例如氮化硅或聚酰亚胺，覆盖于铝金属导线5(Ma、504b以及第一保护层之上。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种集成电路芯片，包括半导体基板，其上具有多层金属层间绝缘层及分别嵌于该多层金属层间绝缘层之间的多层铜金属层；第一保护层，覆盖于该多层金属层间绝缘层及该多层铜金属层之上；第一电源/地网状内连接网络，形成于该多层铜金属层的最上层中，其中该第一电源/ 地网状内连接网络属于该集成电路芯片的一个电路区块；第二电源/地网状内连接网络，形成于该第一保护层之上的铝金属层中，且该第二电源/地网状内连接网络同属于该集成电路芯片的该电路区块；以及第二保护层，覆盖该第二电源/地网状内连接网络及该第一保护层。
2.如权利要求1所述的集成电路芯片，其特征在于该第二电源/地网状内连接网络的片电阻与该第一电源/地网状内连接网络的片电阻大体相等。
3.如权利要求1所述的集成电路芯片，其特征在于该第二电源/地网状内连接网络的厚度大于该第一电源/地网状内连接网络的厚度。
4.如权利要求1所述的集成电路芯片，其特征在于该第二电源/地网状内连接网络是通过通孔电性连接至形成于该多层铜金属层的该最上层的铜导线。
5.如权利要求4所述的集成电路芯片，其特征在于该铜导线为网状内连接网络的一部分，其中该网状内连接网络包括多条彼此正交的水平走线与垂直走线，用于在该电路区块中分送电源。
6.一种集成电路芯片，包括半导体基板，其上具有多层金属层间绝缘层及分别嵌于该多层金属层间绝缘层之间的多层铜金属层；第一保护层，覆盖于该多层金属层间绝缘层及该多层铜金属层之上；电源网状内连接网络，形成于该多层铜金属层的最上层中，其中该电源网状内连接网络属于该集成电路芯片的一个电路区块；地网状内连接网络，同属于该集成电路芯片的该电路区块，形成于该多层铜金属层的该最上层中，其中至少该电源网状内连接网络与该地网状内连接网络的其中之一电性连接至位于该第一保护层上的铝导线，以降低该电源网状内连接网络或该地网状内连接网络的片电阻，且该铝导线与该电源网状内连接网络或该地网状内连接网络平行配置；以及第二保护层，覆盖该铝导线及该第一保护层。
全文摘要
一种集成电路芯片，包括半导体基板，其上具有多层金属层间绝缘层及分别嵌于多层金属层间绝缘层之间的多层铜金属层；第一保护层，覆盖于多层金属层间绝缘层及多层铜金属层之上；第一电源/地网状内连接网络，形成于多层铜金属层的最上层中，其中第一电源/地网状内连接网络属于集成电路芯片的一个电路区块；第二电源/地网状内连接网络，形成于第一保护层上的铝金属层中，且第二电源/地网状内连接网络同属于集成电路芯片的上述电路区块；以及第二保护层，覆盖第二电源/地网状内连接网络及第一保护层。上述集成电路芯片可以降低集成电路芯片器件的电压降并且提高芯片的性能。
文档编号H01L23/528GK102163593SQ20111006096
公开日2011年8月24日 申请日期2008年6月17日 优先权日2008年3月21日
发明者刘典岳, 周达玺, 柯庆忠, 郑道, 高鹏程 申请人:联发科技股份有限公司