专利名称：半导体电路装置的制造方法
技术领域：
本发明涉及具有MOS晶体管和多晶硅电容元件的半导体电路装置的制造方法。
背景技术：
作为制造至少具有MOS晶体管和电容元件作为基本元件的半导体基板上的半导体电路装置的方法，主要采取了以下两种方法。作为方法(A)，可举出使用半导体基板作为下部电极、使用多晶硅作为上部电极的方法。此时，通过使上部电极的多晶硅与MOS晶体管的栅电极共用、使电容膜(被两个导体夹着的绝缘体、或电介质)与栅绝缘膜共用，由此，基本上无需追加工序即可在具有MOS晶体管的半导体电路装置中附加电容元件。作为方法(B)，可举出下部电极和上部电极都使用多晶硅的方法。此时，可以使任一个电极与MOS晶体管的电极共用，不过，当要在具有MOS晶体管的半导体电路装置中附加该电容元件时，需要追加形成电容膜和任意一方的多晶硅膜的工序。方法(B)与方法(A)相比，工序数增加，但由此带来的优点是，能够避免方法(A) 中的以下问题，即下部电极的电位被固定于半导体基板、以及使用PN接合从半导体基板电分离会产生较大的接合电容。此外，还具有以下等优点能够与MOS晶体管的栅绝缘膜无关地设定电容膜；以及通过将电容膜层叠在利用方法(A)形成的电容元件上，能够大幅减小占有面积。有时需要在半导体电路装置中附加电阻元件，且用与栅电极不同的多晶硅膜形成电阻元件(例如，参照专利文献1)。此时，如果将用于电阻元件的多晶硅膜用作电容的一个电极，则基本上无需追加工序即可附加方法(B)的电容。这样，鉴于优点和工序数，选择适合于所要制造的半导体电路装置的方法。对于包含MOS晶体管、电阻元件和电容元件的半导体装置，曾公开了用于削减工序数、改善特性的发明(例如，参照专利文献2)。专利文献1日本特许2967265号公报专利文献2日本特许270M76号公报首先，根据图3说明专利文献1例示的问题。专利文献1的半导体电路装置包括 MOS晶体管，其包括由第1多晶硅膜102构成的栅电极和S/D区108 ；以及多晶硅电阻膜 103。该多晶硅电阻膜103是利用与构成栅电极的多晶硅膜102不同的工序制造的膜。由此，可以使用这两个多晶硅膜形成多晶硅电容元件。此时，对于用于实现多晶硅电阻膜103 的接触区的低电阻化的光掩模和杂质注入工序，可以与用于形成MOS晶体管的栅电极和S/ D区的高浓度杂质注入工序共用。此外，还可以与实现由两个多晶硅膜构成的电容元件的上部电极的低电阻化的工序共用。但是，必须追加用于实现电容元件的下部电极的低电阻化的专用光掩模工序和高浓度杂质注入工序。该工序的追加成为问题。且由于工序的追加， 显然制造成本也增加。接着，根据图4说明专利文献2例示的问题。专利文献2的半导体电路装置包括MOS晶体管，其包括由第1多晶硅膜102和高熔点材料111构成的栅电极、S/D区108和LDD 区109 ；由多晶硅构成的多晶硅电阻膜103，其与第1多晶硅膜102同时形成；以及多晶硅电容元件，其将第1多晶硅作为多晶硅电容的下部电极103a，将高熔点材料作为多晶硅电容的上部电极103b，该多晶硅电容元件由下部电极103a、上部电极10 和电容膜107构成。 其特征在于，能够用1层多晶硅来制造MOS晶体管、电阻膜和电容元件。因此，能够省略第 2多晶硅层的工序。但是，考虑杂质注入工序数时，在从多晶硅成膜后到高熔点材料成膜的期间，为了制造MOS晶体管的N型栅电极和P型栅电极，需要进行两次高浓度杂质注入。通过使针对电容元件下部电极的杂质注入与这两次注入共用、且使针对电阻元件的杂质注入也与这两次注入共用、或者在需要高电阻的情况下在整个表面上进行低浓度杂质注入而后再利用高浓度杂质注入，由此削减了工序数，但即便如此也至少需要两次高浓度杂质注入。 此外，除了这两次注入以外，还至少需要两次用于形成S/D区的高浓度杂质注入。S卩，总计至少需要4次高浓度杂质注入工序。这样就出现了如下问题因共用了多晶硅膜而造成的工序增加将导致无法实现工序简化。工序的追加导致制造成本也增加。此外，公知有以下情况在MOS晶体管的结构中一般使用具有侧墙(side wall)的 LDD结构，但是在将具有LDD结构的MOS晶体管用作静电保护用的常闭型晶体管时，与使用不具有LDD结构的、所谓的传统型MOS晶体管的情况相比，静电保护的耐受性劣化。因此， 在使用具有LDD结构的MOS晶体管作为静电保护用的常闭型晶体管时，需要增大晶体管尺寸。这里，之所以不使用能减小尺寸的传统型MOS晶体管是因为，为了形成传统型MOS晶体管需要追加工序，从而成为问题。
发明内容
本发明正是鉴于这些制造工序的增加而完成的，为了解决上述问题，在本发明的具有MOS晶体管和电容元件的半导体装置的制造方法中，采用以下手段。半导体电路装置的制造方法的特征在于，至少具有以下工序(a)形成栅绝缘膜；(b)在所述栅绝缘膜上形成第1多晶硅膜；(c)将所述第1多晶硅膜构图成电容元件的下部电极和MOS晶体管的栅电极；(d)进行N型高浓度杂质注入(5 X IO14 2 X 1016ions/cm2)；(e)形成电容膜；(f)在所述电容膜上形成第2多晶硅膜；(g)将第2多晶硅膜构图成电容元件的上部电极；(h)进行N型高浓度杂质注入(5 X IO14 2 X 1016ions/cm2)；⑴进行P型高浓度杂质注入(5 X IO14 2 X 1016ions/cm2)，其中，MOS晶体管的栅电极由第1多晶硅膜构成，电容元件由第1多晶硅膜、工序(e)的电容膜以及第2多晶硅膜构成，在工序(c)中，同时进行用作半导体电路装置的静电保护电路的N型常闭型晶体管的栅电极和源极/漏极的低电阻化、以及电容元件的下部电极的低电阻化，在工序(h)中，同时进行作为有源元件的N型MOS晶体管的栅电极和源极/漏极的低电阻化、以及电容元件的上部电极的低电阻化，由此形成MOS晶体管和电容元件。
在设置了与用于MOS晶体管的栅电极的第1多晶硅膜不同的第2多晶硅膜、并将第2多晶硅膜用作电阻元件的半导体电路装置中，在附加被第1和第2多晶硅膜夹着的电容元件时，无需专门追加用于实现电容元件的下部电极的低电阻化的高浓度杂质注入的工序，也能实现使下部电极的低电阻化。在用于制造具有被第1和第2多晶硅膜夹着的电容元件和LDD结构MOS晶体管的半导体电路装置的工序中，无需追加专用工序，即可在同一半导体电路装置上制造传统型的MOS晶体管。
图1是示出本发明的半导体电路装置的结构的俯视图。图2是示出本发明的半导体电路装置的结构的截面图。图3是示出现有的半导体电路装置的结构的一例的截面图。图4是示出现有的半导体电路装置的结构的另一例的截面图。图5是示出本发明的半导体电路装置的制造过程的工序截面图。图6是示出本发明的半导体电路装置的制造过程的工序截面图。图7是示出本发明的半导体电路装置的制造过程的工序截面图。图8是示出本发明的半导体电路装置的制造过程的工序截面图。图9是示出本发明的半导体电路装置的制造过程的工序截面图。图10是示出本发明的半导体电路装置的制造过程的工序截面图。图11是示出本发明的半导体电路装置的制造过程的工序截面图。标号说明001 =N型MOS晶体管；002 =P型MOS晶体管；003 静电保护用常闭型晶体管；004 电阻元件；005 多晶硅电容；101 有源区；102 第1多晶硅膜；102a :N型栅电极；102b =P 型栅电极；103 多晶硅电阻膜；103a 多晶硅电容的上部电极；103b 多晶硅电容的下部电极；104 =LOCOS II ；105 栅绝缘膜；106 侧墙；107 电容膜；108 :S/D 区；108a :N 型 S/D 区； 108b =P型S/D区；109a :N型LDD ； 109b =P型LDD ；110 静电保护用常闭型晶体管的N型S/ D区；111 高熔点材料；112 光致抗蚀剂。
具体实施例方式参照附图来说明本发明的方式。图1是示出本发明的半导体电路装置的结构的俯视图，图2是截面图。本发明的半导体电路装置由有源区101内的N型MOS晶体管001、P型 MOS晶体管002、静电保护用常闭型晶体管003、以及LOCOS膜104上的电阻元件004和多晶硅电容005构成，N型MOS晶体管001由N型栅电极102a、N型S/D区108a和N型LDD区 109a构成，N型栅电极10 由第1多晶硅膜构成，P型MOS晶体管002由P型栅电极102b、 P型S/D区108b和P型LDD区109b构成，P型栅电极102b由第1多晶硅膜构成，静电保护用常闭型晶体管003由N型栅电极10 和N型S/D区110构成，N型栅电极10 由第1多晶硅膜构成，任意一个晶体管都在栅电极的侧面形成有侧墙106。此外，LOCOS膜104上的电阻元件004由多晶硅电阻膜103构成，多晶硅电阻膜103由第2多晶硅膜构成，多晶硅电容005由被下部电极10 和上部电极103a夹着的电容膜107构成，下部电极10 由第1多晶硅膜构成，上部电极103a由第2多晶硅膜构成。图5至图11是示出本发明的半导体电路装置的制造过程的工序的截面图。首先，在半导体基板表面选择性地形成用于元件分离的厚的作为氧化膜的LOCOS 膜104。未形成LOCOS膜104的区域是用于形成MOS晶体管等的区域，称作有源区101。(参照图5)该LOCOS膜的生成方法是已知的，不是本发明的主旨，因此省略详细说明。此外， 在半导体基板中通常要形成漸ell区、Pwell区，但这些也不是本发明的主旨，因此省略说明。接着，去除有源区的绝缘膜并清洗半导体基板表面，之后，形成期望厚度的栅绝缘膜(10 。在栅绝缘膜上形成第1多晶硅膜102，利用光掩模，将第1多晶硅膜构图成期望形状。(参照图6)接着，利用光掩模，在期望区域形成开口，例如以5 X IO14 2 X 1016ions/cm2的剂量注入高浓度的Wios (磷)的杂质，进行静电保护用常闭型晶体管的N型栅电极10 和S/ D区110、以及作为多晶硅电容的下部电极10 的第1多晶硅膜的低电阻化。(参照图7)同样利用光掩模，例如以IX IO12 2X 1014iOnS/cm2左右的剂量向NMOS晶体管注 APhos的杂质而形成N型LDD区109a，例如以1 X IO13 2 X 1014ions/cm2左右的剂量向P 型MOS晶体管注入BF2的杂质而形成P型LDD区109b。(参照图8)接着，在整个表面形成1000至3000埃左右的氧化膜后进行各向异性的蚀刻，由此形成侧墙106，侧墙106是形成LDD型MOS晶体管所必要的。(参照图9)接着，形成用于形成电容元件的电容膜107。(参照图10)接着，在电容膜上形成第2多晶硅膜，进行使电阻元件的电阻与期望电阻值一致的杂质注入。之后，利用光掩模，将第2多晶硅膜构图成期望形状，形成多晶硅电阻膜103 和作为多晶硅电容的上部电极103a的区域。(参照图11)接着，利用光掩模，在NMOS晶体管的栅电极和S/D区、作为电容元件的上部电极的第2多晶硅膜、N型电阻元件的接触区中，选择性地进行杂质注入，从而形成N型S/D区 108a、N型多晶硅栅电极、电容元件的N型多晶硅上部电极103a、电阻元件的N型接触区(未图示)。同样利用光掩模，在PMOS晶体管的栅电极和S/D区、P型电阻元件的接触区中，选择性地进行杂质注入，从而形成P型S/D区、P型多晶硅栅电极、电阻元件的P型接触区。关于该N型、P型的杂质注入，在以5 X IO14 2 X 1016ions/cm2的程度注入杂质后，进行用于杂质活化的热处理，降低电阻。这样能够得到期望的N型MOS晶体管、P型MOS晶体管、静电保护用常闭型晶体管、电阻元件、电容元件。(参照图2)之后，形成层间绝缘膜，实施接触处理及金属布线等，从而完成半导体电路装置。 关于层间绝缘膜以后的工序，不是本发明的主旨，因此省略详细说明。实施例1在不需要高电阻、高精度的电阻元件的情况下，可以用第1多晶硅膜来制造电阻元件。而为了制造更高电阻、更高精度的电阻元件，用第2多晶硅膜制造电阻元件，将其厚度减薄为小于第1多晶硅膜的厚度。具体而言，通常，第1多晶硅膜大多为2000 4000 埃左右。将第2多晶硅膜的厚度减薄至200 2000埃左右。
多晶硅顾名思义是多结晶体，因此存在如下倾向当每单位体积的杂质浓度低时， 其电阻值的制造偏差非常大。为了抑制偏差，只要增大每单位体积的杂质浓度即可，但是这样会导致电阻值变小。因此，通过减薄多晶硅的膜厚，能够增大每单位体积的杂质浓度，即， 能够同时实现电阻值的偏差抑制和高电阻。此外，在形成侧墙时，第1多晶硅膜的表面会被略略地削薄。因此，这成为引起第1 多晶硅膜的电阻偏差的主要原因。在将第2多晶硅膜用于电阻元件时，不用进行这样的导致表面被削薄的工序，因此相比第1多晶硅膜，能够得到更高精度的电阻元件。在同一芯片内同时需要电阻小的电阻元件和电阻大的电阻元件时，利用第1多晶硅膜制造电阻小的电阻元件，利用第2多晶硅膜制造电阻大的电阻元件。实施例2在之前说明的制造方法中，利用用于形成LDD区的杂质注入来制造LDD区，但是也可以不进行该杂质注入，而是利用使进行了高浓度杂质注入的S/D区中的杂质热扩散后的区域作为高电阻区域(即LDD区)，由此形成MOS晶体管。实施例3在之前说明的制造方法中，包含用于形成LDD的侧墙形成工序，但也可以不利用侧墙，而是利用例如光掩模来制造LDD型MOS晶体管所具有的高电阻区域。但是，在利用光掩模时，LDD区(即高电阻区域)的长度会受到掩模偏移的影响而变化，因此MOS晶体管的特性变差。但相反，具有不需要侧墙形成工序这样的优点。无论怎样，即使没有该工序也能够形成MOS晶体管。实施例4在之前说明的制造方法中，在进行了用于形成静电保护用常闭型晶体管的N型S/ D区的杂质注入后，在进行P型MOS晶体管用的P型高浓度杂质注入之前，加入热处理。静电保护用常闭型晶体管的N型S/D区因受热而扩散。如前所述，静电保护的耐受性取决于发热区域的体积，因此当常闭型晶体管的N型S/D区深而扩散至半导体基板时， 可以减小用于得到相同静电保护耐受性的面积。由此，能够减小常闭型晶体管的尺寸。此外，通过扩散还能够提高漏极的耐压。如果在LDD用的杂质注入后加入热处理，则LDD区发生热扩散，因此能够提高LDD型MOS晶体管的漏极耐压。如果在电容膜形成后加入热处理， 则能够改善电容膜的特性。在P型MOS晶体管用的P型高浓度杂质注入后的热处理中，出现了 P型中通常使用的Boron穿透栅氧化膜而到达半导体基板的现象。这意味着作为MOS晶体管的重要特性的阈值发生变动。由此，在该工序以后，只能够在不使Boron到达半导体基板的温度以下进行热处理。因此，通常情况下，温度最高为850°C左右。或者，在不进行现有的炉那样的缓慢的热处理，而进行RTA或灯加热退火法那样的高速热处理的情况下，能够稍微提高温度，但是从基于温度和时间的热履历来看，只能施加相同程度的热处理。因此，屡有虽想加热但由于P型MOS晶体管的Boron的穿透问题而不能进行加热的情况发生。在实施会使Boron穿透的温度以上的热处理的情况下，必须在向栅电极注入P型高浓度杂质的工序之前进行，但是在本发明的制造方法中，该P型高浓度杂质注入是在高浓度杂质注入工序中的最后一步进行的，因此能够自由地插入热处理。实施例5
也可以对N型MOS晶体管的栅电极进行P型高浓度杂质注入，成为P型栅电极。此时，由于功函数的差而使阈值变高，但不妨碍用作N型MOS晶体管。可以对同一芯片内的所有MOS晶体管进行这样的处理，也可以仅对一部分MOS晶体管进行这样的处理而在同一芯片内混合搭载N型栅极的N型MOS晶体管和P型栅极的N型MOS晶体管。同样，也可以对P型MOS晶体管设置N型的栅电极。实施例6可以对静电保护用常闭型晶体管的S/D区和栅电极进行N型MOS晶体管用的N型高浓度杂质注入。由此，静电保护用常闭型晶体管的S/D区的电阻进一步变小，能够抑制局部发热。即，能够进一步减小常闭型晶体管所占的面积。
权利要求
1.一种半导体电路装置的制造方法，所述半导体电路装置具有MOS晶体管和电容元件，其特征在于，所述半导体电路装置的制造方法至少具有以下工序通过在半导体基板上选择性地形成LOCOS膜，来形成有源区； 在所述有源区的表面形成栅绝缘膜； 在所述栅绝缘膜和所述LOCOS膜上形成第1多晶硅膜； 将所述第1多晶硅膜构图成电容元件的下部电极和MOS晶体管的栅电极； 以5X IO14 2X 1016ions/cm2的剂量在不是LDD型的MOS晶体管的区域和作为电容元件的下侧电极的区域中，进行N型高浓度杂质注入；对于是LDD型的MOS晶体管，利用N型杂质形成N型LDD区，利用P型杂质形成P型 LDD 区；形成电容膜；在所述电容膜上形成第2多晶硅膜；将第2多晶硅膜构图成电容元件的上部电极；以5 X IO14 2 X 1016ions/cm2的剂量进行N型高浓度杂质注入；以及以5 X IOw 2X 1016ions/cm2的剂量进行P型高浓度杂质注入。
2.根据权利要求1所述的半导体电路装置的制造方法，其中，在利用所述N型杂质形成 N型LDD区并利用P型杂质形成P型LDD区的工序后，具有形成侧墙的工序。
3.根据权利要求1所述的半导体电路装置的制造方法，其中，将所述第2多晶硅膜形成为比所述第1多晶硅膜薄。
4.根据权利要求1所述的半导体电路装置的制造方法，其中，利用所述第1多晶硅膜形成低电阻的第1电阻元件。
5.根据权利要求1所述的半导体电路装置的制造方法，其中，利用所述第2多晶硅膜形成高电阻的第2电阻元件。
6.根据权利要求5所述的半导体电路装置的制造方法，其中，所述第2电阻元件具有杂质浓度不同的接触区。
7.根据权利要求1所述的半导体电路装置的制造方法，其中，所述是LDD型的MOS晶体管不具有侧墙，而利用光掩模确定LDD区的长度。
8.根据权利要求1所述的半导体电路装置的制造方法，其中，在以5XIOw 2X1016ions/cm2的剂量进行所述N型高浓度杂质注入的工序与以5 X IOw 2X 1016ionS/ cm2的剂量进行所述P型高浓度杂质注入的工序之间，具有进行热处理的工序。
全文摘要
本发明提供半导体装置的制造方法，其能够削减具有MOS晶体管和电容元件的半导体装置的制造成本。该半导体电路装置的制造方法的特征在于，MOS晶体管的栅电极由第1多晶硅膜构成，电容由第1多晶硅膜、电容膜和第2多晶硅膜构成，同时进行常闭型晶体管和电容下部电极的低电阻化，同时进行N型MOS晶体管和电容上部电极的低电阻化。
文档编号H01L21/265GK102194746SQ201110060858
公开日2011年9月21日 申请日期2011年3月14日 优先权日2010年3月15日
发明者津村和宏 申请人:精工电子有限公司