专利名称：半导体器件及其形成方法
技术领域：
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法。
背景技术：
为了降低器件功耗以及克服短沟道效应(SCE，Short Channel Effeet)，形成在绝缘体上娃(SOI, Semiconductor On Insulator)上的MOS场效应晶体管得到了广泛的应用，此类MOS场效应晶体管简称为SOI MOS场效应晶体管。根据沟道区的耗尽程度，SOI MOS场效应晶体管主要包括两种类型完全耗尽型和部分耗尽型。常规的完全耗尽型SOI MOS场效应晶体管中，SOI中的硅材料的厚度一般小于或等于器件耗尽区宽度的一半。现有技术公开了一种具有背栅(back gate)的SOI MOS场效应晶体管，在SOI中的氧化埋层(buried oxide)下方形成背栅，可以通过施加至背栅的电压来调节阈值电压。 所述具有背栅的SOI MOS场效应晶体管剖面结构示意图如图I所示,主要包括半导体衬底10 ;形成在半导体衬底10上的第一介质层11，其材料一般为氧化娃；形成在第一介质层11上的背栅12，其材料一般为多晶硅或掺杂的多晶硅；形成在所述背栅12上的第二介质层13和单晶硅层14，所述第二介质层13的材料一般为氧化硅，第二介质层13和单晶硅层14形成了 SOI结构；形成在所述单晶硅层14上的MOS场效应晶体管，该MOS场效应晶体管包括形成于单晶硅层14上的栅极结构15以及形成于所述栅极结构15两侧的单晶硅层14中的源区16和漏区17，其中栅极结构15包括依次形成在单晶硅层14上的栅介质层15a和栅电极15b,其中，不同的晶体管可被隔离区18隔开。关于该SOI MOS场效应晶体管的更多详细内容，请参见专利号为6，664，598的美国专利文献。在上述具有背栅的MOS场效应晶体管中，器件的沟道区一方面通过栅介质层15a与栅电极15b耦合，另一方面还通过所述第二介质层13与背栅12耦合，因此可以通过与背栅12电连接的背栅接触电极来调整施加至背栅12上的电压，从而调节SOI MOS场效应晶体管的阈值电压，实现对阈值电压的动态控制。通常，对于阈值电压不同的SOI MOS场效应晶体管，是利用单独的背栅接触电极控制该晶体管的，使得对于不同的SOI MOS场效应晶体管需要提供不同的信号，控制有难度。此外，为了对不同的SOI MOS场效应晶体管的阈值电压分别进行控制，往往需要为每一 SOI MOS场效应晶体管分别形成一个背栅和与背栅相接的背栅接触电极，使得背栅接触电极占用的面积过大，从而导致整个芯片的面积增大，生产成本上升。
发明内容
本发明解决的问题是现有技术中的SOI MOS场效应晶体管中不同场效应晶体管需要提供不同的信号，控制较难的问题。为解决上述问题，本发明提供了一种半导体器件，包括半导体衬底，所述半导体衬底包括并列的第一区域和第二区域；第一介质层，所述第一介质层覆盖所述半导体衬底的表面；
第一导电层，所述第一导电层形成于所述第一介质层上；第二导电层，所述第二导电层嵌于所述第二区域内的第一导电层中且暴露所述第二导电层的上表面，所述第二导电层和所述第一导电层的材料不同；第二介质层，所述第二介质层覆盖所述第一导电层和第二导电层的上表面；
半导体材料层，所述半导体材料层覆盖所述第二介质层的表面；第一 MOS场效应晶体管，所述第一 MOS场效应晶体管形成于所述第一区域中的半导体材料层上；第二 MOS场效应晶体管，所述第二 MOS场效应晶体管形成于所述第二区域中的半导体材料层上。可选地，所述第二导电层与所述第一区域中的第一导电层相连，所述半导体器件还包括背栅接触电极，所述背栅接触电极贯穿所述半导体材料层和第二介质层，并与所述第一导电层和/或第二导电层接触。可选地，所述第一导电层和第二导电层的材料选自金属、导电的金属化合物、掺杂的硅锗、掺杂的III-V族元素化合物、多晶硅、掺杂的多晶硅或掺杂的单晶硅。可选地，所述半导体器件还包括隔离结构，以隔断所述第一 MOS场效应晶体管和第二 MOS场效应晶体管之间的半导体材料层，所述第二导电层与所述第一区域中的第一导电层相连。可选地，所述半导体器件还包括背栅接触电极，所述背栅接触电极嵌入所述隔离结构，并与所述第一导电层和/或第二导电层接触。本发明还提供了一种半导体器件的形成方法，包括提供半导体衬底，所述半导体衬底包括并列的第一区域和第二区域，所述半导体衬底上依次形成有第一介质层和第一导电层；在所述第二区域的第一导电层上形成凹槽；在所述凹槽中填充第二导电层，所述第二导电层和所述第一导电层的材料不同；依次形成第二介质层和半导体材料层，所述第二介质层覆盖所述第一导电层和第二导电层的表面，所述半导体材料层覆盖所述第二介质层；在所述第一区域和第二区域中的半导体衬底上分别形成第一 MOS场效应晶体管和第二 MOS场效应晶体管。可选地，所述第二导电层与所述第一区域中的第一导电层相连，所述半导体器件的形成方法还包括对所述半导体材料层和第二介质层进行刻蚀，形成开口，所述开口贯穿所述半导体材料层和第二介质层，其底部暴露出所述第一导电层和/或第二导电层；在所述开口中填充背栅接触电极。可选地,所述第一导电层的材料选自金属、导电的金属化合物、掺杂的娃锗、掺杂的III-V族元素化合物、多晶硅、掺杂的多晶硅或掺杂的单晶硅。可选地，在形成所述半导体材料层之后，形成所述第一 MOS场效应晶体管和第二MOS场效应晶体管之前，还包括在所述第一 MOS场效应晶体管和第二 MOS场效应晶体管之间的半导体材料层中形成隔离结构，所述第二导电层与所述第一区域中的第一导电层相连。
可选的，在形成所述隔离结构之后，所述半导体器件的形成方法还包括形成背栅接触电极，所述背栅接触电极嵌入所述隔离结构，并与所述第一导电层和/或第二导电层接触。与现有技术相比，本发明的实施例有如下优点本发明实施例的半导体器件，第一 MOS场效应晶体管形成于第一导电层的上方，第二 MOS场效应晶体管形成于第二导电层的上方,所述第一导电层和第二导电层的材料不同，即二者的能带间隙(band gap)不同，使得使用相同的电压控制阈值电压不同的MOS场效应晶体管成为可能，降低了控制难度。进一步的，本发明的半导体器件实施例中，第二 MOS场效应晶体管下方的第二导电层与第一 MOS场效应管下方的第一导电层相连,可以通过同一个背栅接触电极对不同的场效应晶体管的阈值电压进行控制，有利于减小背栅接触电极占用的芯片面积。此外，所述背栅接触电极可以内嵌于第一 MOS场效应晶体管和第二 MOS场效应晶体管之间的隔离结构 中，进一步减小背栅接触电极占用的芯片面积。本发明实施例的半导体器件的形成方法中，在所述第二区域的第一导电层上形成凹槽，并在所述凹槽中填充第二导电层，所述第二导电层和所述第一导电层的材料不同；之后在所述第一导电层和第二导电层上依次形成第二介质层和半导体材料层，并在所述第一区域的半导体材料层中形成第一 MOS场效应晶体管，在所述第二区域的半导体材料层中形成第二 MOS场效应晶体管。其中，第一区域的第一导电层作为所述第一 MOS场效应晶体管的背栅，第二区域的第二导电层和第一导电层共同作为第二 MOS场效应晶体管的背栅，由于两个MOS场效应晶体管的背栅的材料不同，不同的材料具有不同的能带间隙，使得使用相同的电压控制阈值电压不同的场效应晶体管成为可能，降低了控制难度。进一步的，本发明的半导体器件的形成方法实施例中，所述第二 MOS场效应晶体管下方的第二导电层与第一 MOS场效应管下方的第一导电层相连，可以形成一个背栅接触电极来同时控制两个场效应晶体管的阈值电压，有利于减小背栅接触电极占用的芯片面积。此外，所述背栅接触电极可以内嵌于第一 MOS场效应晶体管和第二 MOS场效应晶体管之间的隔离结构中，进一步减小背栅接触电极占用的芯片面积。
图I是现有技术的一种带有背栅的SOI MOS场效应晶体管的剖面结构示意图；图2是本发明的半导体器件的形成方法实施例的流程示意图；图3至图11是本发明半导体器件的形成方法实施例中各中间结构的结构剖示图。
具体实施例方式为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式
的限制。图2示出了本发明的半导体器件的形成方法实施例的流程示意图，包括
步骤S21，提供半导体衬底，所述半导体衬底包括并列的第一区域和第二区域，所述半导体衬底上依次形成有第一介质层和第一导电层；步骤S22，在所述第二区域的第一导电层上形成凹槽；步骤S23，在所述凹槽中填充第二导电层，所述第二导电层和所述第一导电层的材料不同；步骤S24，依次形成第二介质层和半导体材料层，所述第二介质层覆盖所述第一导电层和第二导电层的上表面，所述半导体材料层覆盖所述第二介质层；步骤S25，在所述第一区域和第二区域中的半导体材料层上分别形成第一 MOS场效应晶体管和第二 MOS场效应晶体管。图3至图11示出了本发明半导体器件的形成方法实施例中各中间结构的结构剖示图，下面结合图2和图3至图11对该实施例进行详细说明。
结合图2和图3，执行步骤S21，提供半导体衬底20，所述半导体衬底20包括并列的第一区域I和第二区域II，所述半导体衬底20上依次形成有第一介质层21和第一导电层22。所述半导体衬底20可以是硅衬底、硅锗衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或本领域技术人员公知的其他半导体材料衬底，在本实施例中，所述半导体衬底20为硅衬底。所述第一介质层21的材料可以是氧化硅、掺杂的硅玻璃等绝缘材料，在本实施例中为氧化硅，其形成方法具体可以为热氧化、化学气相沉积(CVD)等。所述第一导电层22的材料可以是金属、导电的金属化合物(如氮化钛、氮化钽等)、掺杂的硅锗、掺杂的III-V族元素化合物(如砷化镓等)、多晶硅、掺杂的多晶硅或掺杂的单晶硅等导电材料，在本实施例中为掺杂的多晶硅，其形成方法可以是化学气相沉积。结合图2和图4，执行步骤S22，在所述第二区域II的第一导电层22上形成凹槽22a。具体的，所述凹槽22a的形成方法可以包括在所述第一导电层22上形成光刻胶层并进行图形化，定义出所述凹槽22a的图形；以所述图形化后的光刻胶层为掩膜，对所述第一导电层22进行刻蚀，形成凹槽22a，刻蚀过程可以是刻穿所述第一导电层22，即形成的凹槽22a底部暴露出所述第一介质层21,也可以仅刻蚀第一导电层22的一部分，即形成的凹槽22a底部并未暴露出所述第一介质层21,本实施例中凹槽22a并未贯穿所述第一导电层22 ；之后，使用灰化(ashing)等方法将所述图形化后的光刻胶层去除。结合图2和图5，在所述凹槽中填充第二导电层23，所述第二导电层23和所述第一导电层21的材料不同。所述第一导电层22和第二导电层23的材料为在800°C以上的温度下能够保持稳定的材料，即在后续形成MOS场效应晶体管的热处理工艺中，如退火、沉积、氧化等，所述第一导电层22和第二导电层23的材料能够保持稳定。具体的，本实施例中，所述第一导电层22和所述第二导电层23的材料可以选自金属、导电的金属化合物(如氮化钛、氮化钽等)、掺杂的硅锗、掺杂的III-V族元素化合物(如砷化镓等)、多晶硅、掺杂的多晶硅或掺杂的单晶硅等导电材料，其形成方法可以是化学气相沉积、物理气相沉积(PVD)等。在形成所述第二导电层23之后，还可以对所述第二导电层23的表面进行平坦化，使其表面与所述第一导电层22齐平，所述平坦化的方法可以是化学机械抛光(CMP)等。本文件中，“齐平”指的是二者的高度差在工艺误差允许的范围之内。结合图2和图6，执行步骤S24，依次形成第二介质层24和半导体材料层25，所述第二介质层24覆盖所述第一导电层22和第二导电层23的上表面，所述半导体材料层25覆盖所述第二介质层24。所述第二介质层24的材料可以是氧化硅、掺杂的硅玻璃等绝缘材料，本实施例中具体为氧化硅，其形成方法可以是化学气相沉积等；所述半导体材料层25的材料可以是单晶硅、单晶硅锗、III-V族元素化合物等，此时，所述第二介质层24和半导体材料层25可以用智能剥离(SMARTCUT)方法形成，即在一独立的半导体材料层25上形成第二介质层24之后,将所述第二介质层24与第一导电层22和第二导电层23进行键合(bonding)。参考图7，在所述半导体材料层25中形成隔离结构26，具体的，本实施例中，所述隔离结构26在所述半导体材料层25中隔离出第一区域I和第二区域II，所述隔离结构26可以位于半导体材料25中，或者半导体材料25和第二介质层24中，或者半导体材料25、第二介质层24以及第一导电层22和/或第二导电层23中，本实施例中，所述隔离结构26贯穿所述第二介质层24并深及第一导电层22和第二导电层23的表面部分。本实施例中，所述隔离结构26仅是将第一区域I中的半导体材料层25与第二区域II中的半导体材料层25隔断，并未将所述第一导电层22和第二导电层23隔断，所述第二导电层23与第一区 域I中的第一导电层22仍然相连。所述隔离结构26可以是浅沟槽隔离结构(STI，ShallowTrench Isolation)等。在其他具体实施例中，所述隔离结构26也可以贯穿所述第一导电层22和/或第二导电层23，将第二区域II中的第二导电层23与第一区域I中的第一导电层22隔断。结合图2和图8，执行步骤S25，在所述第一区域I和第二区域II中的半导体材料层25上分别形成第一 MOS场效应晶体管和第二 MOS场效应晶体管。具体的，所述第一 MOS场效应晶体管形成于第一区域I的半导体材料层25上，包括位于半导体材料层25上的栅极结构27以及位于所述栅极结构27两侧的半导体材料层25中的源区28和漏区29，其中栅极结构27包括位于半导体材料层25上的栅介质层27a、位于栅介质层27a上的栅电极27b以及位于栅介质层27a和栅电极27b侧壁的侧墙27c ;所述第二 MOS场效应晶体管形成于第二区域II的半导体材料层25上，包括位于半导体材料层25上的栅极结构30以及位于所述栅极结构30两侧的半导体材料层25中的源区31和漏区32，其中栅极结构30包括位于半导体材料层25上的栅介质层30a、位于栅介质层30a上的栅电极30b以及位于栅介质层30a和栅电极30b侧壁的侧墙30c。所述第一 MOS场效应晶体管和第二 MOS场效应晶体管的形成方法为现有技术中常规的MOS场效应晶体管的形成方法，如前栅(gate-first)工艺、后栅(gate-last)工艺等。所述第一 MOS场效应晶体管和第二 MOS场效应晶体管可以是完全耗尽型的，也可以是部分耗尽型的。所述第一MOS场效应晶体管形成于第一区域I，其背栅为第一区域I中的第一导电层22 ;而第二 MOS场效应晶体管形成于第二区域II，其背栅为第二区域II中的第二导电层23和第一导电层22,由于第一导电层22和第二导电层23的材料不同，因而其具有不同的能带间隙，相同的电压施加至第一导电层22和/或第二导电层23时,第一 MOS场效应晶体管和第二 MOS场效应晶体管的阈值电压的改变值不同，使得使用相同的电压来控制阈值电压不同的MOS场效应晶体管成为可能，降低了控制难度。并且，本实施例中第一导电层22和第二导电层23是相连的，即相互间是电连接的，因此，可以通过一个背栅接触电极同时与第一导电层22和第二导电层23进行电连接。由于所述第一导电层22和第二导电层23的材料不同，因而在第一导电层22和/或第二导电层23上施加某一电压时,造成第一 MOS场效应晶体管和第二 MOS场效应晶体管的阈值电压的改变值不同。换言之，所述第一MOS场效应晶体管和第二MOS场效应晶体管可以共享同一背栅接触电极来实现阈值电压的分别调整，从而减小了背栅接触电极占用的芯片面积。接下来参考图9,形成层间介质层(ILD, Inter Layer Dielectric) 33,覆盖所述半导体材料层25以及所述第一 MOS场效应晶体管和第二 MOS场效应晶体管。所述层间介质层33的材料可以是氧化硅、掺杂的硅玻璃等，其形成方法可以是化学气相沉积。参考图10，对所述半导体材料层25进行刻蚀，形成开口 34，所述开口 34贯穿所述半导体材料层25，所述开口 34也可贯穿第二介质层24，即所述开口 34的底部可暴露出所述第一导电层22和/或第二导电层23，具体的，本实施例中的开口 34形成于第一区域I，其底部暴露出了第一导电层22 ;在其他实施例中，开口 34也可形成于第一区域I和第二区域II的交接处，其底部暴露出了第一导电层22和第二导电层23 ;在另一些实施例中，开口 34也可形成于第二区域II，其底部暴露出了第二导电层23。所述开口 34的形成方法可以包括光刻、刻蚀等步骤。此外，在形成所述开口 34的同时、之前或之后，还可以在所述层间介质层33中形成接触孔33a、33b、33c和33d，其中接触孔33a的底部暴露出源区28，接触孔33b的底部暴露出漏区29，接触孔33c的底部暴露出源区31，接触孔33d的底部暴露出漏区32。参考图11，在所述开口中填充导电材料，形成背栅接触电极35，所述背栅接触电极35的材料可以是钨、掺杂的多晶硅等，其形成方法可以是化学气相沉积。在填充开口的同时，可以对各个接触孔一并进行填充，分别形成接触栓塞36、37、38和39。当然，在其他具体实施例中，所述开口也可以内嵌于隔离结构26中，即对隔离结构26进行刻蚀，底部暴露出所述第一导电层22和/或第二导电层23，之后在刻蚀形成的开口中填充导电材料以形成背栅接触电极，所述背栅接触电极与第一导电层22和/或第二导电层23接触。将背栅接触电极内嵌于隔离结构26中，有利于进一步减小背栅接触电极占用的面积。至此，本实施例形成的器件结构如图11所示，包括半导体衬底20，所述半导体衬底20包括并列的第一区域I和第二区域II ;第一介质层21，所述第一介质层21覆盖所述半导体衬底20的表面；第一导电层22,所述第一导电层22形成于所述第一介质层21上；第二导电层23，所述第二导电层23嵌于所述第二区域内II的第一导电层22中且暴露所述第二导电层23的上表面，所述第二导电层23和所述第一导电层22的材料不同；第二介质层24，所述第二介质层24覆盖所述第一导电层22和第二导电层23的表面；半导体材料层25，所述半导体材料层25覆盖所述第二介质层24的表面；第一 MOS场效应晶体管，所述第一 MOS场效应晶体管形成于所述第一区域I中的半导体材料层25上；第二 MOS场效应晶体管，所述第二 MOS场效应晶体管形成于所述第二区域II中的半导体材料层25上。作为一个优选的实施例，所述第一 MOS场效应晶体管和第二 MOS场效应晶体管共享同一背栅接触电极35，所述背栅接触电极35贯穿所述半导体材料层25和第二介质层24，并与所述第一导电层22和/或第二导电层23接触。由于所述背栅接触电极35同时与所述第一导电层22和第二导电层23电连接，而且第一导电层22和第二导电层23的材料不同，因而可以通过背栅接触电极35对所述第一MOS场效应晶体管和第二 MOS场效应晶体管的阈值电压同时进行调节，而且调整后两个MOS场效应晶体管的阈值电压的改变值不同。其中，对半导体器件各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体器件形成的方法实施例中描述的相同，不在赘述。综上，本实施例的方案使得使用相同的电压控制阈值电压不同的MOS场效应晶体管成为可能，而且有利于减小背栅接触电极占用的面积，降低整个芯片的面积，降低生产成本。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。权利要求
1.一种半导体器件，其特征在于，包括 半导体衬底，所述半导体衬底包括并列的第一区域和第二区域； 第一介质层，所述第一介质层覆盖所述半导体衬底的表面； 第一导电层，所述第一导电层形成于所述第一介质层上； 第二导电层，所述第二导电层嵌于所述第二区域内的第一导电层中且暴露所述第二导电层的上表面，所述第二导电层和所述第一导电层的材料不同； 第二介质层，所述第二介质层覆盖所述第一导电层和第二导电层的上表面； 半导体材料层，所述半导体材料层覆盖所述第二介质层的表面； 第一 MOS场效应晶体管，所述第一 MOS场效应晶体管形成于所述第一区域中的半导体材料层上； 第二 MOS场效应晶体管，所述第二 MOS场效应晶体管形成于所述第二区域中的半导体材料层上。
2.根据权利要求I所述的半导体器件，其特征在于，所述第二导电层与所述第一区域中的所述第一导电层相连，所述半导体器件还包括背栅接触电极，所述背栅接触电极贯穿所述半导体材料层和所述第二介质层，并与所述第一导电层和/或所述第二导电层接触。
3.根据权利要求I所述的半导体器件，其特征在于，所述第一导电层和所述第二导电层的材料选自金属、导电的金属化合物、掺杂的硅锗、掺杂的III-V族元素化合物、多晶硅、掺杂的多晶硅或掺杂的单晶硅。
4.根据权利要求I所述的半导体器件，其特征在于，还包括隔离结构，以隔断所述第一MOS场效应晶体管和第二 MOS场效应晶体管之间的所述半导体材料层，所述第二导电层与所述第一区域中的第一导电层相连。
5.根据权利要求4所述的半导体器件，其特征在于，还包括背栅接触电极，所述背栅接触电极嵌入所述隔离结构，并与所述第一导电层和/或第二导电层接触。
6.一种半导体器件的形成方法，其特征在于，包括 提供半导体衬底，所述半导体衬底包括并列的第一区域和第二区域，所述半导体衬底上依次形成有第一介质层和第一导电层； 在所述第二区域的所述第一导电层上形成凹槽； 在所述凹槽中填充第二导电层，所述第二导电层和所述第一导电层的材料不同； 依次形成第二介质层和半导体材料层，所述第二介质层覆盖所述第一导电层和第二导电层的上表面，所述半导体材料层覆盖所述第二介质层； 在所述第一区域和所述第二区域中的所述半导体材料层上分别形成第一 MOS场效应晶体管和第二 MOS场效应晶体管。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述第二导电层与所述第一区域中的第一导电层相连，所述形成方法还包括 对所述半导体材料层和第二介质层进行刻蚀，形成开口，所述开口贯穿所述半导体材料层和第二介质层，其底部暴露出所述第一导电层和/或第二导电层； 在所述开口中填充背栅接触电极。
8.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述第一导电层和所述第二导电层的材料选自金属、导电的金属化合物、掺杂的硅锗、掺杂的III-V族元素化合物、多晶硅、掺杂的多晶硅或掺杂的单晶硅。
9.根据权利要求6所述的半导体器件的形成方法，其特征在于，在形成所述半导体材料层之后，形成所述第一 MOS场效应晶体管和所述第二 MOS场效应晶体管之前，还包括在所述第一 MOS场效应晶体管和第二 MOS场效应晶体管之间的半导体材料层中形成隔离结构，所述第二导电层与所述第一区域中 的第一导电层相连。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，在形成所述隔离结构之后，还包括形成背栅接触电极，所述背栅接触电极嵌入所述隔离结构，并与所述第一导电层和/或第二导电层接触。
全文摘要
一种半导体器件及其形成方法，所述半导体器件包括半导体衬底，包括并列的第一区域和第二区域；第一介质层，覆盖所述半导体衬底的表面；第一导电层，形成于所述第一介质层上；第二导电层，所述第二导电层嵌于所述第二区域内的第一导电层中且暴露所述第二导电层的上表面，所述第二导电层和所述第一导电层的材料不同；第二介质层，覆盖所述第一导电层和第二导电层的上表面；半导体材料层，覆盖所述第二介质层的表面；第一MOS场效应晶体管，形成于所述第一区域中的半导体材料层上；第二MOS场效应晶体管，形成于所述第二区域中的半导体材料层上。本发明使得利用相同的电压控制阈值电压不同的SOI MOS场效应晶体管成为可能。
文档编号H01L27/088GK102738167SQ201110080739
公开日2012年10月17日 申请日期2011年3月31日 优先权日2011年3月31日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所, 北京北方微电子基地设备工艺研究中心有限责任公司