专利名称：半导体器件制造方法
技术领域：
本发明涉及一种半导体器件制造方法，特别是涉及一种使用四甲基氢氧化铵(TMAH)来均匀刻蚀非晶态伪栅极的方法。
背景技术：
IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。例如，栅氧化层不断减薄时，电场强度过大会引 起氧化层击穿，形成栅极氧化层漏电，破坏栅介电层的绝缘性。为了减小栅极泄漏，采用高k栅介电材料来替代SiO2作为栅极介电层。但是，高k栅介电材料与多晶硅栅极工艺不兼容，因此栅极常采用金属材料制成。目前形成这种高k栅介电材料与金属栅极结构所采用的多位“后栅”工艺。具有浅沟槽隔离(STI)的衬底的沟道区上方形成有伪栅极结构，伪栅极结构周围形成有隔离侧墙，通过两次离子注入在隔离侧墙两侧形成有轻掺杂结构(LDD)的源漏区，整个结构上覆盖有层间介质层，去除伪栅极结构，在层间介质层留下的开孔中依次填充高k栅介电材料和金属栅极以构成最终的栅极结构。由于先沉积伪栅极，再形成金属栅极，因此这种工艺被称为后栅工艺，通常在沉积高k栅介电材料之后还要进行一次高温退火以消除高k栅介电材料中的缺陷。随后在层间介质层中对应于源漏区位置刻蚀形成接触孔，在接触孔中沉积金属的接触部，形成最终的半导体器件结构。出于工艺兼容以及成本控制的考虑，通常用作伪栅极的材料为多晶硅。多晶硅伪栅极的刻蚀方法可以是等离子体干法刻蚀，但是该干法刻蚀耗时较多、工艺步骤繁多且成本较高，而伪栅极仅用于填充后栅空间所用，故出于成本考虑多采用湿法刻蚀多晶硅伪栅极。当前硅的湿法刻蚀液多选用四甲基氢氧化铵(TMAH)，这是因为，首先，TMAH中不含金属离子，不会因为杂质金属离子对半导体器件造成损害，其次TMAH具有与KOH接近的腐蚀速度和选择比，腐蚀表面效果好，再次TMAH基本不腐蚀氧化硅和氧化氮，方便使用这两者用作刻蚀掩模，最后TMAH无毒无污染，操作方便。但是，使用TMAH刻蚀硅材质的伪栅极存在一定缺陷。由于多晶硅的内部晶粒的晶格结构中(111)面的原子比(100)面排列更密，因此(111)面的腐蚀速度比(100)面小，在小尺寸器件上得到的沟槽可能为V形，不适合用于控制后期金属栅极的形状，特别是对于晶粒晶向分布不均匀时，各个区域内刻蚀速率不一致，会导致刻蚀形成的结构粗糙不平整甚至会因为过刻蚀而损伤衬底。因此，实际在使用TMAH湿法刻蚀硅材质的伪栅极时，会由于不同晶向刻蚀速率不一致而造成伪栅极过刻蚀或刻蚀不完全，使得器件可靠性降低甚至是器件失效。总而言之，当前采用TMAH湿法刻蚀后栅工艺的伪栅极方法存在缺陷，不同晶向下刻蚀速率不一致造成刻蚀沟槽形状不一，使得伪栅极过刻蚀或刻蚀不完全，使得器件可靠性降低甚至是器件失效。
发明内容
因此，本发明的目的在于提供一种能使用TMAH均匀刻蚀硅材质伪栅极的方法，提高刻蚀均匀性并进而提升器件的可靠性。本发明提供了一种半导体器件制造方法，包括在衬底上形成非晶态的伪栅极；使用TMAH湿法移除所述伪栅极，以形成栅极开口 ；在所述栅极开口中形成高k栅介质层和金属栅极层。其中，形成所述非晶态的伪栅极的步骤包括，在所述衬底上形成多晶硅伪栅极，在所述多晶硅伪栅极上形成盖层和层间介质层，平坦化所述层间介质层和盖层直至露出所述多晶硅伪栅极，进行非晶化离子注入以将所述多晶硅伪栅极转化为所述非晶态的伪栅极。其中，所述非晶化离子注入的种类包括Ge、Si、B、As、P或其组合。其中，所述非晶化离子注入剂量范围从1\1015至1父1017(^_2。其中，所述盖层和/或所述层间介质层包括氧化硅、氮化硅或氮氧化硅。其中，所述盖层和所述层间介质层为刻蚀选择比高的不同材料。其中，使用CVD形成所述多晶硅伪栅极，控制CVD温度高于625°C。其中，形成所述非晶态的伪栅极的步骤包括，控制CVD温度以形成非晶态的伪栅极。其中，所述非晶态的伪栅极材质包括非晶硅、非晶锗、非晶锗硅或其组合。其中，所述CVD形成非晶态的伪栅极的温度低于580°C。依照本发明的半导体器件制造方法，通过将多晶硅的伪栅极40替换为非晶态的伪栅极，使得TMAH在湿法刻蚀时不再因为晶向不同而刻蚀速率不等，TMAH湿法刻蚀非晶硅得到的沟槽表面是平整的，各个区域刻蚀速率相同，避免了伪栅极过刻蚀或刻蚀不完全而使得器件可靠性降低甚至是器件失效，最终提高了器件的可靠性。本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
以下参照附图来详细说明本发明的技术方案，其中图IA 图ID显示了形成带有伪栅极的基础结构的工艺步骤的剖面示意图；图2显示了非晶化离子注入的工艺步骤的剖面示意图；图3显示了移除伪栅极的工艺步骤的剖面示意图；图4显示了沉积高k栅介电层的工艺步骤的剖面示意图；图5显示了沉积栅极金属层的工艺步骤的剖面示意图；以及图6显示了平坦化高k栅介电层和栅极金属层的工艺步骤的剖面示意图。
具体实施例方式以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可使用TMAH均匀刻蚀硅材质伪栅极的方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
实施例I实施例I为依照本发明的使用TMAH均匀刻蚀多晶硅伪栅极来形成后栅工艺半导体器件的不例性实施方式。参照图1A-1D，显示了依照本发明的制造半导体器件方法的实施例I的步骤(A)，形成带有伪栅极的基础结构。首先，如图IA所示，在具有例如为浅沟槽隔离(STI)的隔离结构20的衬底10上沉积垫氧化层30。其中衬底10可以是体硅、绝缘体上硅(SOI)或者是含硅的其他化合物半导体衬底，例如SiGe、SiC等等，以及这些物质的组合。除了 STI之外，隔离结构20还可以采用LOCOS工艺形成热氧化物隔离，但是对于小尺寸器件，还是优选使用STI。垫氧化层用于在伪栅极刻蚀过程中保护衬底，例如是·氧化硅，特别是二氧化硅(SiO2)。垫氧化层也还可以是后栅工艺中的栅极氧化层，例如HfO2等高k介电材料。在垫氧化层30上通过例如CVD的方法来沉积伪栅极层40，伪栅极层40的材质是多晶硅。可以通过控制沉积温度来获得不同材质特性的多晶硅，例如625°C左右的温度范围内得到(110)晶向占主导的多晶硅，675°C左右的温度范围内得到(100)晶向占主导的多晶硅，900-1000°C更高温度下得到(111)晶向结构。采用常用的光刻掩模刻蚀工艺形成由垫氧化层30、伪栅极层40重叠构成的伪栅极堆叠结构。进行第一次源漏掺杂离子注入，注入能量较低，形成的源漏区较浅，也即形成轻掺杂结构LDD。在伪栅极层40以及衬底10上均匀沉积盖层材料50，其材质通常是氧化物或氮化物，例如氧化硅(SiO)、氮化硅(SiN)或氮氧化硅(SiON)或其组合，随后光刻形成伪栅极堆叠结构侧面周围的侧墙以及顶部的盖层50。利用侧墙以及盖层50为掩模，进行第二次源漏掺杂离子注入，注入能量较高，形成的源漏区较深，因此形成具有LDD的重惨杂源漏区60。其次，如图IB所示，在整个结构上沉积较厚的层间介质层(ILD)材料70。层间介质层70的材料与侧墙和盖层50的材料不同，优选是刻蚀或抛光选择比较高(选择比例如大于2 : I)的材料，例如当侧墙和盖层50是氧化物时ILD层70是氮化物，或当侧墙和盖层50是氮化物时ILD层70是氧化物。由于伪栅极结构高出衬底10表面，因此沉积形成的层间介质层70在伪栅极区域高出其他平坦区域，形成如图IB所示的隆起。随后，如图IC所示，对ILD层70进行平坦化。通常采用化学机械抛光(CMP)，直至露出盖层50的顶部。最后，进一步采用例如为CMP的平坦化工艺处理，去掉盖层50，直至露出多晶硅的伪栅极40，此时受ILD层70的保护，伪栅极40侧面周围的材料层得以保留，形成侧墙50。形成带有伪栅极的基础结构之后，参照图2，进行非晶化离子注入。对整个基础结构进行离子注入以执行非晶化，该非晶化离子种类包括锗Ge、硅Si、硼B、砷As、磷P或其组合，优选为Ge、Si。注入剂量范围从1\1015至1父1017(^_2。注入能量依据离子种类和剂量而选择，只要能满足使得作为注入区的多晶硅伪栅极40完全非晶化，例如对于IO16CnT2的B注入而言，所需的注入能量为40keV。由于材质例如为氮化物或氧化物的较致密的ILD层70和隔离侧墙50以及垫氧化层30的存在，非晶化离子只能注入暴露出的多晶硅伪栅极40，而无法到达衬底10以及源漏区60，具体地，可以进一步合理控制注入能量从而控制注入深度，避免非晶化离子注入影响衬底10以及源漏区60。这些高剂量的非晶化离子在注入到伪栅极40的多晶硅的过程中，改变了多晶硅的晶体结构，在伪栅极40的地方原位形成了非晶娃的伪栅极41,如图2所示。随后，移除非晶硅伪栅极层41以及垫氧化层30。如图3所示，采用10% 25%的TMAH溶液来湿法刻蚀去除伪栅极层41，由于伪栅极层41为非晶硅，TMAH在湿法刻蚀时不再因为晶向不同而刻蚀速率不等，TMAH湿法刻蚀非晶硅得到的沟槽表面是平整的，各个区域刻蚀速率相同，提高了器件的可靠性。随后采用浓度为5%的HF刻蚀液来刻蚀去除氧化硅的垫氧化层30。去除伪栅极41以及垫氧化层30之后，在原地留下栅极开口 42。然后，沉积高k栅极介电材料。如同4所示，在栅极开口 42中以及ILD层70上通过CVD或MBE等方法沉积高k栅介电材料层80，并可选地在500至850°C温度下进行退火以修复高k栅介电材料中的缺陷从而改善可靠性。高k栅介电材料层80材质例如为Η 2、Al203、Ta205、钛酸钡BTO等等或其组合。高k栅介电材料层80部分填充栅极开口 42。
接着，沉积栅极金属层90。如图5所示，在高k栅介电材料层80上通过CVD或PVD等方法沉积栅极金属层90，其材质依据半导体器件电学性能需要而定，具体地，由决定阈值电压的栅极功函数来选定金属材质，可以为Ti、Ta、W、Al等等金属以及合金，还可以是这些金属的氮化物。在栅极金属层90与高k栅介电材料层80之间还可以形成种籽层或过渡阻挡层(未示出)，用于增强接合强度以及防止金属粒子扩散进入衬底沟道。虽然图5所示的栅极金属层90完全填充栅极开口 42，但是也可以部分填充栅极开口 42，然后再在其上填充栅极金属接触层(未示出)，栅极金属接触层与栅极金属层90材质不同，不具备调节栅极功函数的作用，仅用于实现栅极的电连接，因此其材质可以为Al、Cu等常用的导电性能良好的金属。如图5所示，高k栅介电材料层80和栅极金属层90构成栅极堆叠结构，其中高k栅介电材料层80不仅位于栅极金属层90下方，还位于其侧面周围。最后，平坦化栅极堆叠结构。如图6所示，采用例如CMP的方法来平坦化栅极堆叠结构，移除多余的栅极金属层90和高k栅介电材料层80，直至露出ILD层70，此时栅极金属层90暴露在器件表面，以便稍后的形成金属接触。后续工艺处理为本领域公知，例如在层间介质层70中光刻并刻蚀后形成接触孔直达源漏区60，在接触孔中以及层间介质层70上依次填充薄的接触孔埋层以及厚的填充金属层(未示出)，CMP平坦化接触孔埋层以及填充金属层直至露出层间介质层70和栅极金属层90。接触孔埋层的材质可为TiN、Ti、TaN或Ta及其组合，其作用是增强填充金属层与源漏区的硅之间的粘合力并阻挡杂质扩散。填充金属层的材质可为W、Cu、TiAl或Al及其组合，材质选择依照整体电路连线布局的需要，优先选用导电性能良好的材料。实施例2实施例2与实施例I类似，包括图IA 图ID所示的形成带有伪栅极的基础结构的步骤，以及图3 图6所示的移除非晶态伪栅极、沉积高k栅介电层、沉积栅极金属层、CMP平坦化栅极金属层和移除高k栅介电层。实施例2与实施例I的区别在于，直接采用非晶态的材料作为伪栅极层40，因此无需图2所示的非晶化离子注入的工序，工艺更简单，成本更低。非晶态材料例如为非晶硅、非晶锗、或非晶锗硅等等。具体地，在图IA所示的形成基础结构的过程中，在垫氧化层30上通过例如CVD的方法来沉积伪栅极层40时，可以通过控制沉积温度来获得不同材质特性的硅，例如在低于580°C的温度下，沉积的硅基本上是非晶态的。本发明的实施例2采用低于580°C的例如为450 580°C的CVD温度，优选地采用500 550°C，特别是530°C。随后采用常用的光刻掩模刻蚀工艺形成由垫氧化层30、伪栅极层40重叠构成的伪栅极堆叠结构。之后，如图IB ID所示，依次形成盖层50、源漏区60、ILD层70。再之后，不执行图2所示的非晶化离子注入，而是直接执行图3 图6所示的TMAH湿法移除非晶态的伪栅极层、沉积高k材料层80、栅极金属层90并平坦化等后续工序处理。这些后续工序与实施例I类似，在此不再遨述。依照本发明的半导体器件制造方法，通过将多晶硅的伪栅极40替换为非晶态的伪栅极，使得TMAH在湿法刻蚀时不再因为晶向不同而刻蚀速率不等，TMAH湿法刻蚀非晶硅得到的沟槽表面是平整的，各个区域刻蚀速率相同，避免了伪栅极过刻蚀或刻蚀不完全而使得器件可靠性降低甚至是器件失效，最终提高了器件的可靠性。尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在 于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
权利要求
1.一种半导体器件制造方法，包括 在衬底上形成非晶态的伪栅极； 使用TMAH湿法移除所述伪栅极，以形成栅极开口 ； 在所述栅极开口中形成高k栅介质层和金属栅极层。
2.如权利要求I所述的半导体器件制造方法，其中，形成所述非晶态的伪栅极的步骤包括，在所述衬底上形成多晶硅伪栅极，在所述多晶硅伪栅极上形成盖层和层间介质层，平坦化所述层间介质层和盖层直至露出所述多晶硅伪栅极，进行非晶化离子注入以将所述多晶硅伪栅极转化为所述非晶态的伪栅极。
3.如权利要求2所述的半导体器件制造方法，其中，所述非晶化离子注入的种类包括Ge、Si、B、As、P 或其组合。
4.如权利要求2所述的半导体器件制造方法，其中，所述非晶化离子注入剂量范围从IXlO15M IXIO1Wo
5.如权利要求2所述的半导体器件制造方法，其中，所述盖层和/或所述层间介质层包括氧化硅、氮化硅或氮氧化硅。
6.如权利要求5所述的半导体器件制造方法，其中，所述盖层和所述层间介质层为刻蚀选择比高的不同材料。
7.如权利要求2所述的半导体器件制造方法，其中，使用CVD形成所述多晶硅伪栅极，控制CVD温度高于625°C。
8.如权利要求I所述的半导体器件制造方法，其中，形成所述非晶态的伪栅极的步骤包括，控制CVD温度以形成非晶态的伪栅极。
9.如权利要求8所述的半导体器件制造方法，其中，所述非晶态的伪栅极材质包括非晶硅、非晶锗、非晶锗硅或其组合。
10.如权利要求8所述的半导体器件制造方法，其中，所述CVD形成非晶态的伪栅极的温度低于580°C。
全文摘要
本发明公开了一种半导体器件制造方法，包括在衬底上形成非晶态的伪栅极；使用TMAH湿法移除所述伪栅极，以形成栅极开口；在所述栅极开口中形成高k栅介质层和金属栅极层。通过将传统多晶硅的伪栅极替换为非晶态的伪栅极，使得TMAH在湿法刻蚀时不再因为晶向不同而刻蚀速率不等，TMAH湿法刻蚀非晶硅得到的沟槽表面是平整的，各个区域刻蚀速率相同，避免了伪栅极过刻蚀或刻蚀不完全而使得器件可靠性降低甚至是器件失效，最终提高了器件的可靠性。
文档编号H01L21/3213GK102760652SQ20111010431
公开日2012年10月31日 申请日期2011年4月25日 优先权日2011年4月25日
发明者于伟泽, 尹海洲, 张亚楼, 蒋葳 申请人:中国科学院微电子研究所