半导体器件和用于制造半导体器件的方法

专利名称：半导体器件和用于制造半导体器件的方法
技术领域：
本发明涉及半导体器件和用于制造半导体器件的方法。更特别地，本公开涉及金属氧化物场效应晶体管(MOSFET)及其制造方法。
背景技术：
近年来，随着对电子设备体积减小的需求，诸如场效应晶体管之类的半导体器件(例如金属氧化物场效应晶体管)的尺寸也在不断减小，从而沟道尺寸也相应减小。当沟道尺寸减小到一定程度后，源区和漏区的耗尽区在整个沟道中所占的比重增大并且在横向上彼此接近，从而发生短沟道效应(SCE)。虽然减小栅极氧化物厚度和减小栅极电压可在一定程度上减轻短沟道效应的影 响，但是由于必须考虑防击穿性能和工作性能等，因此当半导体器件尺寸小到一定程度时，不能与金属氧化物场效应晶体管的整体尺寸成比例地减小栅极氧化物厚度和栅极电压大小。因此，需要寻找其他方法来抑制短沟道效应。

发明内容
为了保证足够的半导体器件工作电流，要求衬底的源漏极掺杂区(即有源区)具有足够低的电阻值。为了使具有较小尺寸的器件的有源区具有低电阻值，与具有较大尺寸的器件相比，要求更高的掺杂浓度和更高的杂质激活温度(退火温度)。然而，更高的掺杂浓度和更高的杂质激活温度(退火温度)会导致源区和漏区的掺杂物横向扩散，这引起沟道表面势垒降低(DIBL)，从而会发生漏电流增大或沟道穿通。这使得短沟道效应进一步恶化，从而使半导体器件的性能下降。降低源漏极掺杂区的掺杂浓度以防止掺杂物横向扩散会使得源漏极掺杂区的电阻值增大，导致载流子迁移率下降。此外，现有技术中已提出了使用超浅结(USJ)等方法来减少源区和漏区的掺杂物的横向扩散。此外，采用了较低能量的轻掺杂区(LDD)和非晶化注入(PAI)共注入方法来优化轻掺杂区和晕圈区(halo)的掺杂廓图，以改善器件的性能。然而，在半导体器件尺寸减小的情况下，这些方法并不能令人满意地抑制源区和漏区的掺杂物的横向扩散，并且还使得抑制漏极结电容和结泄漏电流的难度显著增大，这对于源极和漏极具有两步注入的NMOS晶体管来说尤其困难。如上所述，本发明的发明人发现，根据现有技术，防止源区和漏区的掺杂物横向扩散仍是一个难以解决的问题。为了解决上述问题，本公开提供一种半导体器件，包括衬底；所述衬底上的栅极；在所述衬底中位于所述栅极两侧的源区和漏区；和所述栅极下方的衬底中的电介质墙，所述电介质墙基本上垂直于所述衬底表面并且位于源区和漏区中的至少一个与相应的栅极侧面之间，所述电介质墙的上端低于衬底表面。根据一种实施方式，所述栅极两侧都可具有所述电介质墙，所述电介质墙可分别与所述栅极的两个侧面基本上对准。
根据一种实施方式，所述衬底中还可包括与源区和漏区分别对应的轻掺杂区，所述电介质墙的上端距衬底表面的深度与所述衬底中的轻掺杂区的深度之比可以在0. 5 2之间。根据一种实施方式，所述源区和漏区中的每一个可以是重掺杂区，所述电介质墙的下端距所述电介质墙的上端的距离与所述衬底中的重掺杂区的深度之比可以在0. 8 2之间。根据一种实施方式，所述电介质墙可以包含硅的氧化物、硅的氮化物和硅的氮氧化物中的一种。根据一种实施方式，所述电介质墙的上端距衬底表面的深度可以在15nm到50nm之间，所述电介质墙的高度可以在0. 07iim到0. 3iim之间。
本公开还提供一种用于制造半导体器件的方法，包括下列步骤根据栅极掩模图案在衬底中形成侧壁，所述侧壁基本上垂直于所述衬底表面；在包括所述侧壁的所述衬底上形成电介质层；蚀刻所述电介质层，并且仅在所述侧壁上保留有电介质层作为电介质墙；和通过衬底生长方式填埋所述侧壁,填埋的高度高于所述电介质墙的上端。根据一种实施方式，所述在衬底中形成侧壁的步骤可以包括在衬底上形成与栅极掩模图案对应的具有两个所述侧壁的凸起。根据一种实施方式，所述衬底可以包含依次层叠的具有第一晶向的第一部分和具有第二晶向的第二部分，以及，所述在衬底上形成与栅极掩模图案对应的凸起的步骤可以包括去除所述第一部分的除与栅极掩模图案对应的部分以外的部分。根据一种实施方式，在所述通过衬底生长方式填埋所述侧壁的步骤中，可以在所述两个电介质墙之间生长第一晶向的衬底材料。根据一种实施方式，所述第一晶向可以是〈100〉晶向，所述第二晶向可以是〈110〉晶向，所述用于形成半导体器件的方法可以用于形成NMOS晶体管；或者，所述第一晶向可以是〈110〉晶向，所述第二晶向可以是〈100〉晶向，所述用于形成半导体器件的方法可以用于形成PMOS晶体管。根据一种实施方式，所述去除所述第一部分的除与栅极掩模图案对应的部分以外的部分的步骤可以包括在所述第一部分上形成保护层；在所述保护层上形成抗蚀剂层；和使用栅极掩模图案蚀刻所述第一部分的除与栅极掩模图案对应的部分以外的部分，以及，所述通过衬底生长方式填埋所述侧壁的步骤可以包括在所述两个电介质墙之间以外的区域，生长所述第二晶向的衬底材料；去除所述保护层；以及在所述两个电介质墙之间生长所述第一晶向的衬底材料。根据一种实施方式，所述去除所述第一部分的除与栅极掩模图案对应的部分以外的部分的步骤可以包括在所述第一部分上形成保护层；在所述保护层上形成抗蚀剂；和使用栅极掩模图案蚀刻所述第一部分的除与栅极掩模图案对应的部分以外的部分，以及，所述通过衬底生长方式填埋所述侧壁的步骤可以包括去除所述保护层；以及在所述两个电介质墙之间以外的区域生长所述第二晶向的衬底材料，并且，在所述两个电介质墙之间生长所述第一晶向的衬底材料。根据一种实施方式，所述在衬底中形成侧壁的步骤可以包括在衬底上形成与栅极掩模图案对应的具有两个所述侧壁的凹陷。
根据一种实施方式，所述衬底可以包含依次层叠的具有第一晶向的第一部分和具有第二晶向的第二部分，以及，所述在衬底上形成与栅极掩模图案对应的凹陷的步骤可以包括去除所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分。根据一种实施方式，在所述通过衬底生长方式填埋所述侧壁的步骤中，可以在所述两个电介质墙之间生长与衬底的所述第二部分具有相同晶向的衬底材料。根据一种实施方式，所述第一晶向可以是〈100〉晶向，所述第二晶向可以是〈110〉晶向，所述用于形成半导体器件的方法可以用于形成PMOS晶体管；或者，所述第一晶向可以是〈110〉晶向，所述第二晶向可以是〈100〉晶向，所述用于形成半导体器件的方法可以用于形成NMOS晶体管。根据一种实施方式，所述去除所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分的步骤可以包括在所述第一部分上形成保护层；在所述保护层上形成抗蚀剂；和使用栅极掩模图案蚀刻所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分，以及，所述通过衬底生长方式填埋所述侧壁的步骤可以包括在所述两个电介质墙之间，生长所述第二晶向的衬底材料；去除所述保护层；以及在所述两个电介质墙之间以外 的区域生长所述第一晶向的衬底材料。根据一种实施方式，所述去除所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分的步骤可以包括在所述第一部分上形成保护层；在所述保护层上形成抗蚀齐IJ;和使用栅极掩模图案蚀刻所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分，以及，所述通过衬底生长方式填埋所述侧壁的步骤可以包括去除所述保护层；和在所述两个电介质墙之间以外的区域生长所述第一晶向的衬底材料，并且，在所述两个电介质墙之间生长所述第二晶向的衬底材料。根据一种实施方式，用于制造半导体器件的方法还可以包括在所述衬底中形成栅极以及源极和漏极。根据本公开的半导体器件和用于制造半导体器件的方法，对于小尺寸的场效应晶体管，电介质墙可减轻或阻挡源区和漏区的掺杂物在横向上的扩散，从而减少短沟道效应的影响。此外，本发明人还发现得益于根据本公开的电介质墙，即使对源区和漏区使用较大的掺杂浓度(或者增大源漏与沟道之间的掺杂浓度)以获得源区和漏区的低电阻值，也不会使源区和漏区的掺杂物在横向上的扩散恶化。从而，即使在短沟道器件的情况下，也可在获得源区和漏区的低电阻值的同时减少源区和漏区的掺杂物横向扩散。因此，根据本发明，可使得在避免漏电流增大或沟道穿通的同时提高载流子迁移率成为可能。此外，本发明人还发现由于根据本公开的电介质墙能较好地解决源区和漏区的掺杂物横向扩散的问题同时不提高源区和漏区的电阻值，因此在设计器件时可更加充分地考虑器件的其他方面的性能改善，从而对器件性能改善的约束减小，使得制造具有更高性能(例如更高速、更低的结电容和更低的结泄漏等)的短沟道器件成为可能。此外，根据本公开中的一些优选方式，可通过选择性地使用根据本公开的不同示例性工艺来达到选择沟道晶向材料的目的，从而在衬底由不同晶向的材料层叠构成时，可通过选择工艺来实现由期望的晶向材料构成的沟道区域。通过参照附图阅读以下的示例性实施方式，本领域技术人员将能够清楚理解本发明的潜在的其它特征及其技术效果。


在附图中的图中，通过举例的方式而不是通过限制的方式图示了本发明，在这些附图中，类似的附图标记表示类似的要素，其中图Ia 图If是用于说明根据本公开的一种实施方式的一个半导体器件的制造工艺的示意性剖面图；图2a 图2f是用于说明根据本公开的另一种实施方式的一个半导体器件的制造工艺的示意性剖面图；图3a 3d示出了在根据本公开的包含电介质墙的衬底上形成栅极、源极和漏极的工艺的一个示例性的例子；
图4a 4f是用于说明根据本公开的又一种实施方式的一个半导体器件的制造工艺的示意性剖面图。
具体实施例方式现在将参照附图详细描述本公开的实施方式。在以下的描述中，出于说明的目的而阐述了大量的具体细节以便提供对本发明的更透彻的理解。但是很显然，可以在缺少这些具体细节中的一个或多个的情况下实施本发明。此外，为了避免过于冗长的描述掩盖、混淆或模糊本发明的实质，不详细描述已公知的结构和设备。第一实施例图3d示出了根据本公开的第一实施方式的一个半导体器件的示意性剖面图。该半导体器件例如可以是场效应晶体管(例如，金属氧化物场效应晶体管)。该半导体器件可包括衬底I、衬底I上的栅极6、在所述衬底I中位于所述栅极6两侧的源区IOa和漏区IOb以及栅极6下方的衬底I中的电介质墙5。该电介质墙5可基本上垂直于衬底I的表面并且位于源区IOa和漏区IOb中的至少一个与相应的栅极侧面之间。在本公开中，源区IOa和漏区IOb分别指的是源极和漏极的重掺杂区。源极可包含源区IOa和轻掺杂区8a,漏极可包含漏区IOb和轻掺杂区8b。根据本实施例的一种情况，源区IOa侧的电介质墙5可与栅极6的侧面基本上对准而略微向源区IOa偏移，以及，漏区IOb侧的电介质墙5可与栅极6的侧面基本上对准而略微向漏区IOb偏移。衬底I中还例如包括源极的轻掺杂区8a和漏极的轻掺杂区(LDD) 8b。衬底中的位于源漏两侧的电介质墙5能够至少部分地阻挡源区(重掺杂区)IOa的耗尽层14a和漏区(重掺杂区)10b的耗尽层14b中的掺杂物的横向扩散，防止耗尽层14a和14b相互混合，从而减轻短沟道效应的影响。此外，电介质墙5的上端低于衬底表面，从而电介质墙5不会阻碍在源极和漏极之间形成沟道。根据本实施例的一种情况，衬底I例如可以是硅衬底、硅锗混合物衬底、硅碳混合物衬底或其它常用的衬底材料。本领域技术人员也可根据需要选择可用的衬底材料。源极和漏极例如可以是与硅衬底反型的掺杂区。对于NMOS晶体管，源极和漏极的掺杂材料可以包含第V族元素，例如磷或砷等，沟道区的掺杂材料可以包含第III族元素，例如硼、镓或铟等。对于PMOS晶体管，源极和漏极的掺杂材料可以包含第III族元素，例如硼、镓或铟等，沟道区的掺杂材料可以包含第V族元素，例如磷或砷等。栅极6例如可以是但不限于金属栅、多晶娃栅或者伪栅。电介质墙5可包含电介质作为主要成分。在衬底I包含娃的情况下，该电介质可以优选为硅的氧化物、硅的氮化物和硅的氮氧化物中的至少一种。图3d中示出了栅极6的两侧都具有电介质墙5的情况。然而，本发明不限于栅极6的源区和漏区两侧都具有电介质墙5的情况。根据本实施例的一种情况，可以仅在源区侧和漏区侧之一具有电介质墙5。在这种情况下，由于电介质墙5阻挡了源区和漏区之一的耗尽层掺杂物的横向扩散，也能够减轻短沟道效应的前述至少一个方面的影响。根据本实施例的一种情况，所述电介质墙5的高度(电介质墙5的下端与上端之间的距离)与所述衬底中的重掺杂区的深度之比可以例如在0.8 2之间。可通过确定源区IOa和漏区IOb的结深度来确定重掺杂区的深度。在这种情况下，电介质墙能够阻挡源区IOa和漏区IOb的耗尽区14a和14b的大部分横向扩散。 此外，电介质墙5的上端距衬底I的表面的深度与衬底I中的轻掺杂区8a和8b的深度之比可以例如在0. 5 2之间。在这种情况下，电介质墙能够阻挡源区IOa和漏区IOb的耗尽区14a和14b的大部分横向扩散，同时不对沟道的形成产生大的影响。所述电介质墙的上端距衬底表面的深度可例如大致在15nm到50nm之间，所述电介质墙的高度可例如大致在0. 07 ii m到0. 3 ii m之间。根据本实施例的一种情况，该金属氧化物场效应晶体管例如还可以包括栅极两侧的偏移隔离层(offset) 7和侧墙(spacer) 9以及栅极6与衬底I之间的栅极氧化物层13。现有技术中已知多种栅极布局。虽然图3d给出了一种示例性的栅极区域布局，但是本公开的金属氧化物场效应晶体管可采用任何栅极区域布局，只要衬底I中包含如上所述的电介质墙5即可。通过本实施例的半导体器件，衬底中具有大致与栅掩模图案的源漏两侧的边缘对准的电介质墙5，从而可阻挡源区和漏区的掺杂物在横向上的扩散。根据本实施例，轻掺杂区和重掺杂区分别可采用例如超浅结(USJ)方法形成。在这种情况下，根据本实施例的工艺可扩展超浅结(USJ)方法的性能改善空间。第二实施例图Ia 图If是用于说明根据本公开的第二实施方式的一个半导体器件的制造工艺的示意性剖面图。该制造工艺可被用于制造如图3d所示的半导体器件。第一实施例中描述的部件的材料、构造、尺寸等同样可适用于本实施例但不作为对本实施例的限制。如图Ia所示，准备衬底1，在衬底I上形成缓冲层4和抗蚀剂层3。衬底I例如可以是硅衬底、硅锗混合物衬底、硅碳混合物衬底或其它适当的衬底材料。本领域技术人员也可根据需要选择可用的衬底材料。根据本实施例的一种情况，衬底I可包含依次层叠的具有第一晶向的第一部分Ia和具有第二晶向的第二部分Ib,其中第一晶向与第二晶向可以不同。缓冲层4例如可以是硅氧化物或者是层叠的硅氮化物和硅氧化物。虽然缓冲层4可改善蚀刻性能，但是不形成该缓冲层4也是可以的。在本实施例中，抗蚀剂层3例如可以是为正性抗蚀剂层。第一部分Ia和第二部分Ib之间可以直接接触，也可在其间具有氧化物层。
然后，根据栅极掩模图案(例如，可使用与栅极自对准掩模相同的掩模或尺寸略大于栅极自对准掩模的掩模)对上述抗蚀剂层进行构图。然后，利用构图所形成的抗蚀剂图案对衬底I进行蚀刻，以形成如图Ib所示的状态。在此，可使用各向异性蚀刻，例如干法蚀刻或者干法蚀刻与湿法蚀刻的结合等各种适当的蚀刻方法。根据本实施例的一种情况，可使用等离子体刻蚀。如图Ib所示，在衬底中形成了基本上垂直于所述衬底I表面的侧壁。更具体地说，根据本实施例，通过蚀刻而在衬底I上形成与栅极掩模图案对应的凸起，该凸起具有两个侧壁(即，该凸起的两个台阶部分的外侧垂直表面)。在此，蚀刻深度被控制，以使得蚀刻深度(即，凸起的高度或者台阶部分的高度差)与之后要形成的源区和漏区的结深度相当。例如，该蚀刻深度可被控制为蚀刻面距原衬底表面的深度与所述衬底中将要形成的源区和漏区的结深度(即，重掺杂区的深度)之比大致在0.8 2之间。虽然图Ib中示出，对衬 底的蚀刻使得露出了衬底I的第二部分lb，但是可以不露出衬底I的第二部分lb。蚀刻深度只要与之后要形成的源区和漏区的结深度相当或基本上具有上述特定关系即可。此后，虽然图中没有示出，但是在同时制造多个半导体器件的情况下，可以进行浅沟槽隔离(STI)。此后，去除抗蚀剂层3，并且在衬底I上形成电介质层5，如图Ic所示。电介质层5例如可通过热氧化生长或者沉积来形成，优选使用化学气相沉积(CVD)。在衬底I为硅衬底的情况下，该电介质层5例如可以由硅的氧化物、硅的氮化物和硅的氮氧化物中的至少一种构成。此后，如图Id所示，对该电介质层5进行蚀刻，以使得仅在所述侧壁上保留有电介质层5作为电介质墙5，也就是说，使得去除侧壁上的电介质层5以外的电介质层5。可将电介质墙5的厚度控制为3nm 30nm的范围，并且,将电介质墙5的宽度控制为3nm IOOnm的范围。对电介质层5的蚀刻例如可为各向异性蚀刻，例如干法蚀刻。此后，通过衬底生长方式填埋所述侧壁5。填埋的高度高于所述电介质墙的上端。更具体地，如图Ie所示，在两个电介质墙5之间以外的衬底区域中(S卩，在水平方向上比电介质墙5更远离栅极的衬底区域中)，生长衬底材料，使得生长的衬底材料高于电介质壁5的上侧。虽然图Ie中示出，当图Ib中的蚀刻使得露出第二部分5b时，生长的衬底材料为第二晶向的材料，但是，当图Ib中的蚀刻使得未露出第二部分5b时，所生长的衬底材料可以是第一晶向的材料。然后，去除所述缓冲层4，在两个电介质墙5之间的衬底区域中(即，在水平方向上比电介质墙5更靠近栅极的衬底区域中)，生长第一晶向的衬底材料，使得生长的衬底材料高于电介质壁5的上端，如图If所示。从而，侧壁5被生长的衬底填埋。之后，可进行化学机械抛光等方法处理衬底表面，使得电介质墙5的上端距经处理的衬底表面的距离与将要形成的源极和漏极的轻掺杂区的深度(轻掺杂区的结深度)之比在0. 5 2之间。也可以与图Ie所示的方法不同的方法填埋所述侧壁5。更具体地，首先去除所述缓冲层4。然后，在两个电介质墙5之间以外的衬底区域中(即，在水平方向上比电介质墙5更远离栅极的衬底区域中)生长衬底材料(如上所述，取决于图Ib中的蚀刻深度，可以是第一晶向的材料也可以是第二晶向的材料)，并且，在两个电介质墙5之间的衬底区域中(即，在水平方向上比电介质墙5更靠近栅极的衬底区域中)生长第一晶向的衬底材料，使得所生长的衬底材料均高于电介质壁5的上端。从而，侧壁5被生长的衬底填埋。之后，可进行化学机械抛光等方法处理衬底表面，使得电介质墙5上端距经处理的衬底表面的距离与将要形成的源极和漏极的轻掺杂区的深度(轻掺杂区的结深度)相当。例如，电介质墙5的上端距经处理的衬底表面的距离与将要形成的源极和漏极的轻掺杂区的深度(轻掺杂区的结深度)之比可在0.5 2之间。当然，在如前文所述的不在衬底I上形成缓冲层4的情况下，不包含去除缓冲层4的步骤。通过本实施例的上述工艺，可在衬底中形成大致与栅掩模图案的源漏两侧的边缘对准的电介质墙5，如图If所示，从而可阻挡源区和漏区的耗尽区在横向上的扩散，减轻短沟道效应的上述至少一个方面的影响。此外，通过本实施例的上述工艺，在衬底具有如图Ia所示的具有不同晶向的第一部分Ia和第二部分Ib的情况下，选择第二实施例中的上述工艺可使得沟道区形成在衬底 的第一部分Ia中。例如，在第一部分Ia为〈100〉晶向的衬底材料而第二部分Ib为〈I 10>晶向的衬底材料的情况下，可使用第二实施例中的制造工艺形成NMOS晶体管，使得由〈100〉晶向材料形成NMOS晶体管的沟道，由此获得更好的晶体管沟道性能。类似地，在第一部分Ia为〈110〉晶向的衬底材料而第二部分Ib为〈110〉晶向的衬底材料的情况下，可使用第二实施例中的制造工艺形成PMOS晶体管，使得由〈110〉晶向材料形成PMOS晶体管的沟道，由此获得更好的晶体管沟道性能。虽然衬底I可如上所述包含依次层叠的具有第一晶向的第一部分Ia和具有第二晶向的第二部分lb，但是本实施例中也可以用于在晶向均匀的衬底I中形成上述电介质壁5。在这种情况下，无论形成PMOS晶体管还是形成NMOS晶体管，都以同一种晶向材料形成沟道。如上所述，已形成了如图If所示的其中具有电介质墙5的衬底I。之后，可在其中具有电介质墙5的衬底I上形成栅极，以及在衬底I中形成源极和漏极。现有技术中已知多种在衬底上形成栅极以及在衬底中形成源极和漏极的方法，因此本发明中的形成栅极、源极和漏极的工艺不限于任何特定的工艺。图3a 3d给出了形成栅极、源极和漏极的工艺的一个示例性的例子，但应该注意，本发明的形成栅极、源极和漏极的工艺不限于图3a 3d的这些具体工艺。此外，前文中参照图Ia If描述的工艺可被认为是对衬底进行加工之类的半导体器件制造方法。在图3a 图3d中不区分地示出第二实施例中的第一部分Ia和第一部分lb。实际上，如前文所述，图3a 3d中的衬底I可以由第一部分Ia和第二部分Ib层叠构成，也可以是单一晶向的衬底。由于图3a 3d中的工艺中的每一个单个工艺都是本领域技术人员熟知的，因此以下仅进行概略的描述。如图3a所示，在衬底I上形成氧化物层13，然后在金属氧化物层上形成栅极6。栅极6例如可以是金属栅、多晶硅栅或者伪栅。之后，在栅极6两侧形成偏移隔离层7。然后，如图3b所示，进行源漏两侧的轻掺杂注入(对于短沟道器件，还可进行沟道区的袋状注入)，以形成轻掺杂区8a和Sb。然后，如图3c所示，在栅极I两侧形成侧墙9。
在栅极I两侧形成侧墙9之后，如图3d所示，进行源漏两侧的重掺杂注入，以形成即源区IOa和漏区IOb (即重掺杂区)。根据本实施例，轻掺杂区和重掺杂区分别可采用例如超浅结(USJ)方法形成。在这种情况下，根据本实施例的工艺可扩展超浅结(USJ)方法的性能改善空间。通过本实施例的上述工艺，如图3d所示，电介质墙5可阻挡源区和漏区的(耗尽区)掺杂物在横向上的扩散。此外，在衬底具有如图Ia所示的具有不同晶向的第一部分Ia和第二部分Ib的情况下，第二实施例中的上述工艺可使得能够以希望的晶向材料形成沟道。第三实施例图2a 图2f是用于说明根据本公开的第三实施方式的一个半导体器件的制造工 艺的示意性剖面图。该制造工艺也可被用于制造如图3d所示的半导体器件。第一实施例中描述的部件的材料、构造、尺寸等同样可适用于本实施例但不作为对本实施例的限制。如图2a所示，准备衬底1，在衬底I上形成缓冲层4和抗蚀剂层3。衬底I例如可以是硅衬底、硅锗混合物衬底、硅碳混合物衬底或其它常用的衬底材料。本领域技术人员也可根据需要选择可用的衬底材料。根据本实施例的一种情况，衬底I可包含依次层叠的具有第一晶向的第一部分Ia和具有第二晶向的第二部分Ib,其中第一晶向与第二晶向可以不同。缓冲层4例如可以是硅氧化物或者是层叠的硅氮化物和硅氧化物。虽然缓冲层4可改善蚀刻性能，但是不形成该缓冲层4也是可以的。在本实施例中，抗蚀剂层3例如可以是为负性抗蚀剂层。第一部分Ia和第二部分Ib之间可以直接接触，也可在其间具有氧化物层。然后，根据栅极掩模图案(例如，可使用与栅极自对准掩模相同的掩模或尺寸略大于栅极自对准掩模的掩模)对上述抗蚀剂层进行构图。然后，利用构图所形成的抗蚀剂图案对衬底I进行蚀刻，以形成如图2b所示的状态。在此，可使用各向异性蚀刻，例如干法蚀刻或者干法蚀刻与湿法蚀刻的结合等各种适当的蚀刻方法。根据本实施例的一种情况，可使用等离子体刻蚀。如图2b所示，在衬底中形成了基本上垂直于所述衬底I表面的侧壁。更具体地说，根据本实施例，通过蚀刻而在衬底I上形成与栅极掩模图案对应的凹陷，该凹陷具有两个侧壁(即，该凹陷的两个台阶部分的内侧垂直表面)。在此，蚀刻深度被控制，以使得蚀刻深度(即，凹陷的深度或者台阶部分的高度差)与之后要形成的源区和漏区的结深度相当。例如，该蚀刻深度可被控制为蚀刻面距原衬底表面的深度与所述衬底中将要形成的源区和漏区的结深度(即，重掺杂区的深度)之比大致在0. 8 2之间。根据本实施例的一种情况，蚀刻深度可被控制为露出第二部分lb，从而可使得由与第二部分Ib晶向相同的衬底材料形成沟道。此后，虽然图中没有示出，但是在同时制造多个半导体器件的情况下，可以进行浅沟槽隔离(STI)。此后，去除抗蚀剂层3，并且在衬底I上形成电介质层5，如图2c所示。电介质层5例如可通过热氧化生长或者沉积来形成，优选使用化学气相淀积(CVD)。在衬底I为硅衬底的情况下，该电介质层5例如可以由硅的氧化物、硅的氮化物和硅的氮氧化物中的至少一种构成。
此后，对该电介质层5进行蚀刻，以使得仅在所述侧壁上保留有电介质层5作为电介质墙5，也就是说，使得去除侧壁上的电介质层5以外的电介质层5，如图2d所示。可将电介质墙5的厚度控制为3nm 30nm的范围，并且,将电介质墙5的宽度控制为3nm IOOnm的范围。对电介质层5的蚀刻例如可为各向异性蚀刻，例如干法蚀刻。此后，通过衬底生长方式填埋所述侧壁5。填埋的高度高于所述电介质墙的上端。更具体地，如图2e所示，在两个电介质墙5之间的衬底区域中(即，在水平方向上比电介质墙5更靠近栅极的衬底区域中)，生长第二晶向的衬底材料，使得生长的衬底材料高于电介质壁5的上端。然后，去除所述缓冲层4，在两个电介质墙5之间以外的衬底区域中(即，在水平方向上比电介质墙5更远离栅极的衬底区域中)，生长第一晶向的衬底材料，使得生长的衬底材料高于电介质壁5的上侧，如图2f所示。从而，侧壁5被生长的衬底填埋。之后，可进行化学机械抛光等方法处理衬底表面，使得电介质墙5的上端距经处理的衬底表面的距离与将要形成的源极和漏极的轻掺杂区的深度(轻掺杂区的结深度)之比在0. 5 2之间。
也可以与图2e所示的方法不同的方法填埋所述侧壁5。更具体地，首先去除所述缓冲层4。然后，在两个电介质墙5之间以外的衬底区域中(即，在水平方向上比电介质墙5更远离栅极的衬底区域中)生长第一晶向的衬底材料，并且，在两个电介质墙5之间的衬底区域中(即，在水平方向上比电介质墙5更靠近栅极的衬底区域中)生长第二晶向的衬底材料，使得所生长的衬底材料均高于电介质壁5的上端。从而，侧壁5被生长的衬底填埋。之后，可进行化学机械抛光等方法处理衬底表面，使得电介质墙5上端距经处理的衬底表面的距离与将要形成的源极和漏极的轻掺杂区的深度(轻掺杂区的结深度)相当。例如，电介质墙5的上端距经处理的衬底表面的距离与将要形成的源极和漏极的轻掺杂区的深度(轻掺杂区的结深度)之比可在0. 5 2之间。当然，在如前文所述的不在衬底I上形成缓冲层4的情况下，不包含去除缓冲层4的步骤。通过本实施例的上述工艺，可在衬底中形成大致与栅掩模图案的源漏两侧的边缘对准的电介质墙5，如图2f所示，从而可阻挡源区和漏区的耗尽区在横向上的扩散，减轻短沟道效应的上述至少一个方面的影响。此外，通过本实施例的上述工艺，在衬底具有如图2a所示的具有不同晶向的第一部分Ia和第二部分Ib的情况下，选择第三实施例中的上述工艺可使得沟道区形成在衬底的第二部分Ib中。例如，在第一部分Ia为〈100〉晶向的衬底材料而第二部分Ib为〈110〉晶向的衬底材料的情况下，可使用第三实施例中的制造工艺形成PMOS晶体管，使得由〈110〉晶向材料形成PMOS晶体管的沟道，由此获得更好的晶体管沟道性能。类似地，在第一部分Ia为〈110〉晶向的衬底材料而第二部分Ib为〈110〉晶向的衬底材料的情况下，可使用第三实施例中的制造工艺形成NMOS晶体管，使得由〈100〉晶向材料形成NMOS晶体管的沟道，由此获得更好的晶体管沟道性能。虽然衬底I可如上所述包含依次层叠的具有第一晶向的第一部分Ia和具有第二晶向的第二部分lb，但是本实施例中也可以用于在晶向均匀的衬底I中形成上述电介质壁
5。在这种情况下，无论形成PMOS晶体管还是形成NMOS晶体管，都以同一种晶向材料形成沟道。
如上所述，已形成了如图2f所示的其中具有电介质墙5的衬底I。之后，可在其中具有电介质墙5的衬底I上形成栅极，以及在衬底I中形成源极和漏极。现有技术中已知多种在衬底上形成栅极以及在衬底中形成源极和漏极的方法，因此本发明中的形成栅极、源极和漏极的工艺不限于任何特定的工艺。图3a 3d给出了形成栅极、源极和漏极的工艺的一个示例性的例子，但应该注意，本发明的形成栅极、源极和漏极的工艺不限于图3a 3d的这些具体工艺。此外，前文中参照图2a 2f描述的工艺可被认为是对衬底进行加工之类的半导体器件制造方法。在图3a 图3d中不区分地示出第三实施例中的第一部分Ia和第一部分lb。实际上，如前文所述，图3a 3d中的衬底I可以由第一部分Ia和第二部分Ib层叠构成，也可以是单一晶向的衬底。由于图3a 3d中的工艺中的每一个单个工艺都是本领域技术人员熟知的，因此以下仅进行概略的描述。
如图3a所示，在衬底I上形成氧化物层13，然后在金属氧化物层上形成栅极6。栅极6例如可以是金属栅、多晶硅栅或者伪栅。之后，在栅极6两侧形成偏移隔离层7。然后，如图3b所示，进行源漏两侧的轻掺杂注入(对于短沟道器件，还可进行沟道区的袋状注入)，以形成轻掺杂区8a和Sb。然后，如图3c所示，在栅极I两侧形成侧墙9。在栅极I两侧形成侧墙9之后，如图3d所示，进行源漏两侧的重掺杂注入，以形成即源区IOa和漏区IOb (即重掺杂区)根据本实施例，轻掺杂区和重掺杂区分别可采用例如超浅结(USJ)方法形成。在这种情况下，根据本实施例的工艺可扩展超浅结(USJ)方法的性能改善空间。通过本实施例的上述工艺，如图3d所示，电介质墙5可阻挡源区和漏区的(耗尽区)掺杂物在横向上的扩散。此外，在衬底具有如图2a所示的具有不同晶向的第一部分Ia和第二部分Ib的情况下，第三实施例中的上述工艺可使得能够以希望的晶向材料形成沟道。第四实施例在以上参照图Ia 图If、图2a 图2f和图3a 图3c描述的第二和第三实施例中，在衬底中埋入电介质壁5之后形成源极、漏极和栅极。然而，也可以现在衬底上形成栅极，然后在衬底中埋入电介质壁5。图4a 4f是用于说明根据本公开的第四实施方式的一个半导体器件的制造工艺的示意性剖面图。该制造工艺也可被用于制造类似于图3d所示的半导体器件。第一实施例至第三实施例中描述的部件的材料、构造、尺寸、工艺细节等同样可适用于本实施例但不作为对本实施例的限制。与第一实施例至第三实施例相同或相似的部分将不再被重复描述。如图4a所示，准备衬底1，在衬底I上形成依次层叠的栅极氧化物层13、栅极6、保护层11和抗蚀剂层3。保护层11例如可以是硅氧化物。在本实施例中，抗蚀剂层(抗蚀剂图案)3例如可以是为正性抗蚀剂层。然后，利用抗蚀剂图案对衬底I进行蚀刻，以形成如图4b所示的状态。在此，可使用各向异性蚀刻，例如干法蚀刻或者干法蚀刻与湿法蚀刻的结合等各种适当的蚀刻方法。根据本实施例的一种情况，可使用等离子体刻蚀。
如图4b所示，在衬底中形成了基本上垂直于所述衬底I表面的侧壁。更具体地说，根据本实施例，通过蚀刻而在衬底I上形成与栅极对应的凸起，该凸起具有两个侧壁(即，该凸起的两个台阶部分的外侧垂直表面)。在此，蚀刻深度被控制，以使得蚀刻深度(即，凸起的高度或者台阶部分的高度差)与之后要形成的源区和漏区的结深度相当(具体深度可例如参考以上的第一实施例至第三实施例)。此后，虽然图中没有示出，但是可在同时制造多个半导体器件的情况下，可以进行浅沟槽隔离(STI)。此后，去除抗蚀剂层3，并且在衬底I上形成电介质层5，如图4c所示。电介质层5例如可通过热氧化生长或者沉积来形成，优选使用化学气相淀积(CVD)。在衬底I为硅衬底的情况下，该电介质层5例如可以由硅的氧化物、硅的氮化物和硅的氮氧化物中的至少一种构成。此后，对该电介质层5进行蚀刻，以使得仅在所述侧壁上保留有电介质层5作为电介质墙5。并且，对侧壁上的电介质层5进行蚀刻，使得电介质墙5的顶端低于衬底的上表面(栅极氧化层与衬底之间的界面)，并且距衬底的上表面预定深度(具体深度可例如参考 以上的第一实施例至第三实施例)，如图4d所示。对电介质层5的蚀刻例如可为各向异性蚀刻，例如干法蚀刻。此后，通过衬底生长方式填埋所述侧壁5。填埋的高度高于所述电介质墙的上端，并且与衬底的上表面基本上齐平，如图4e所示。通过本实施例的上述工艺，可在已形成有栅极6的衬底中形成大致与栅掩模图案的源漏两侧的边缘对准的电介质墙5，如图4e所示，从而可阻挡源区和漏区的耗尽区在横向上的扩散，减轻短沟道效应的上述至少一个方面的影响。如上所述，已形成了如图4e所示的其上具有栅极6并且其中具有电介质墙5的衬底1，其中保护层11可充当图3d所示的结构中的偏移隔离层7。然后可类似于图3b 图3d那样，形成侧墙9、轻掺杂区8a和8b以及重掺杂区(源区和漏区)IOa和10b。通过本实施例的上述工艺，如图4e所示，可形成与第一实施例中类似的结构。由于电介质墙5可阻挡源区和漏区的(耗尽区)掺杂物在横向上的扩散。虽然以上参照附图描述了单个半导体器件(单个场效应晶体管)的结构及其制造工艺，但是，上述结构和工艺可用于半导体器件阵列中的多个半导体器件(多个场效应晶体管)。在这种情况下，上述制造工艺可在同一衬底上分别对于多个半导体器件同时进行。虽然已参照以上的四个示例性实施例描述了本发明，但应理解，本发明不限于公开的示例性实施例。以下的权利要求的范围应被赋予最宽的解释，以包含所有变型方式和等同的结构和功能。
权利要求
1.一种半导体器件，包括 衬底； 所述衬底上的栅极； 在所述衬底中位于所述栅极两侧的源区和漏区；和 所述栅极下方的衬底中的电介质墙，所述电介质墙基本上垂直于所述衬底表面并且位于源区和漏区中的至少一个与相应的栅极侧面之间，所述电介质墙的上端低于衬底表面。
2.如权利要求I所述的半导体器件，其中 所述栅极两侧都有所述电介质墙，所述电介质墙分别与所述栅极的两个侧面基本上对准。
3.如权利要求I或2所述的半导体器件，其中 所述衬底中还包括与源区和漏区分别对应的轻掺杂区，所述电介质墙的上端距衬底表面的深度与所述衬底中的轻掺杂区的深度之比在0. 5 2之间。
4.如权利要求I或2所述的半导体器件，其中 所述源区和漏区中的每一个都是重掺杂区，所述电介质墙的下端距所述电介质墙的上端的距离与所述衬底中的重掺杂区的深度之比在0. 8 2之间。
5.如权利要求I或2所述的半导体器件，其中 所述电介质墙包含硅的氧化物、硅的氮化物和硅的氮氧化物中的一种。
6.如权利要求I或2所述的半导体器件，其中 所述电介质墙的上端距衬底表面的深度在15nm到50nm之间,所述电介质墙的高度在0.07 u m 到 0. 3 u m 之间。
7.一种用于制造半导体器件的方法，包括下列步骤 根据栅极掩模图案在衬底中形成侧壁，所述侧壁基本上垂直于所述衬底表面； 在包括所述侧壁的所述衬底上形成电介质层； 蚀刻所述电介质层，并且仅在所述侧壁上保留有电介质层作为电介质墙；和 通过衬底生长方式填埋所述侧壁,填埋的高度高于所述电介质墙的上端。
8.如权利要求7所述的方法，其中 所述在衬底中形成侧壁的步骤包括在衬底上形成与栅极掩模图案对应的具有两个所述侧壁的凸起。
9.如权利要求8所述的方法，其中 所述衬底包含依次层叠的具有第一晶向的第一部分和具有第二晶向的第二部分，以及所述在衬底上形成与栅极掩模图案对应的凸起的步骤包括去除所述第一部分的除与栅极掩模图案对应的部分以外的部分。
10.如权利要求9所述的方法，其中 在所述通过衬底生长方式填埋所述侧壁的步骤中，在所述两个电介质墙之间，生长第一晶向的衬底材料。
11.如权利要求9所述的方法，其中 所述第一晶向是〈100〉晶向，所述第二晶向是〈I 10>晶向，所述用于形成半导体器件的方法用于形成NMOS晶体管，或者 所述第一晶向是〈I 10>晶向，所述第二晶向是〈100〉晶向，所述用于形成半导体器件的方法用于形成PMOS晶体管。
12.如权利要求10所述的方法，其中 所述去除所述第一部分的除与栅极掩模图案对应的部分以外的部分的步骤包括 在所述第一部分上形成保护层； 在所述保护层上形成抗蚀剂层；和 使用栅极掩模图案，蚀刻所述第一部分的除与栅极掩模图案对应的部分以外的部分，以及 所述通过衬底生长方式填埋所述侧壁的步骤包括 在所述两个电介质墙之间以外的区域，生长所述第二晶向的衬底材料； 去除所述保护层；以及 在所述两个电介质墙之间，生长所述第一晶向的衬底材料。
13.如权利要求10所述的方法，其中 所述去除所述第一部分的除与栅极掩模图案对应的部分以外的部分的步骤包括 在所述第一部分上形成保护层； 在所述保护层上形成抗蚀剂；和 使用栅极掩模图案，蚀刻所述第一部分的除与栅极掩模图案对应的部分以外的部分，以及 所述通过衬底生长方式填埋所述侧壁的步骤包括 去除所述保护层；和 在所述两个电介质墙之间以外的区域，生长所述第二晶向的衬底材料，并且，在所述两个电介质墙之间，生长所述第一晶向的衬底材料。
14.如权利要求7所述的方法，其中 所述在衬底中形成侧壁的步骤包括在衬底上形成与栅极掩模图案对应的具有两个所述侧壁的凹陷。
15.如权利要求14所述的方法，其中 所述衬底包含依次层叠的具有第一晶向的第一部分和具有第二晶向的第二部分，以及所述在衬底上形成与栅极掩模图案对应的凹陷的步骤包括去除所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分。
16.如权利要求15所述的方法，其中 在所述通过衬底生长方式填埋所述侧壁的步骤中，在所述两个电介质墙之间，生长与衬底的所述第二部分具有相同晶向的衬底材料。
17.如权利要求15所述的方法，其中 所述第一晶向是〈100〉晶向，所述第二晶向是〈I 10>晶向，所述用于形成半导体器件的方法用于形成PMOS晶体管，或者 所述第一晶向是〈I 10>晶向，所述第二晶向是〈100〉晶向，所述用于形成半导体器件的方法用于形成NMOS晶体管。
18.如权利要求16所述的方法，其中 所述去除所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分的步骤包括在所述第一部分上形成保护层； 在所述保护层上形成抗蚀剂；和 使用栅极掩模图案，蚀刻所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分，以及 所述通过衬底生长方式填埋所述侧壁的步骤包括 在所述两个电介质墙之间，生长所述第二晶向的衬底材料； 去除所述保护层；以及 在所述两个电介质墙之间以外的区域，生长所述第一晶向的衬底材料。
19.如权利要求16所述的方法，其中 所述去除所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分的步骤包括 在所述第一部分上形成保护层； 在所述保护层上形成抗蚀剂；和 使用栅极掩模图案，蚀刻所述第一部分的与栅极掩模图案对应的部分以露出所述第二部分，以及 所述通过衬底生长方式填埋所述侧壁的步骤包括 去除所述保护层；和 在所述两个电介质墙之间以外的区域，生长所述第一晶向的衬底材料，并且，在所述两个电介质墙之间，生长所述第二晶向的衬底材料。
20.如权利要求7-19中任一项所述的方法，还包括 在所述衬底中形成栅极以及源极和漏极。
全文摘要
本发明公开一种半导体器件和用于制造半导体器件的方法。该用于制造半导体器件的方法包括下列步骤根据栅极掩模图案在衬底中形成侧壁，所述侧壁基本上垂直于所述衬底表面；在包括所述侧壁的所述衬底上形成电介质层；蚀刻所述电介质层，并且仅在所述侧壁上保留有电介质层作为电介质墙；和通过衬底生长方式填埋所述侧壁，填埋的高度高于所述电介质墙的上端。
文档编号H01L21/762GK102779849SQ20111011744
公开日2012年11月14日 申请日期2011年5月9日 优先权日2011年5月9日
发明者赵猛 申请人:中芯国际集成电路制造(上海)有限公司