用于在半导体结构中形成绝缘层的方法及其由此产生的结构的制作方法

专利名称：用于在半导体结构中形成绝缘层的方法及其由此产生的结构的制作方法
用于在半导体结构中形成绝缘层的方法及其由此产生的结
构相关申请的交叉引用本申请涉及2010 年 5 月 7 日提交的、题为“METHOD OF FORMINGAN INSULATOR LAYER IN A SEMICONDUCTOR STRUCTURE ANDSTRUCTURES RESULTING THEREFROM” 的第 61/332，457号(律师签号SE-2790-TD)美国临时专利申请，并且该临时专利申请以引用形式并入本文。因此，本申请要求第61/332，457号美国临时专利申请的优先权。


应当理解的是，附图仅描绘了示例性的实施方式，并且因此不应理解为对范围构成限制，将通过使用附图来另外专门地且详细地描述示例性的实施方式，其中图1是可以用以实现本发明的一个实施方式的示例性系统的框图；图2是可以根据本发明的一个实施方式制造的半导体结构的第一侧视、横截面、 过程中(in-process)视图；图3是可以根据本发明的一个实施方式制造的、图2中所示的半导体结构的第二侧视、横截面、过程中视图；图4是可以根据本发明的一个实施方式制造的、图2中所示的半导体结构的第三侧视、横截面、过程中视图；图5是可以根据本发明的一个实施方式制造的、图2中所示的半导体结构的第四侧视、横截面、过程中视图；图6是可以根据本发明的一个实施方式制造的、图2中所示的半导体结构的第五侧视、横截面、过程中视图；图7是可以根据本发明的一个实施方式制造的、图2中所示的半导体结构的第六侧视、横截面、过程中视图；图8是示出了可以用以制造图2至图7中所示的半导体结构的工艺的流程图；图9是示出了可以用以制造图10、图11和图12中所示的半导体结构的工艺的流程图；图10是可以根据本发明的第二实施方式制造的半导体结构的第一侧视横截面图；图11是可以根据本发明的第二实施方式制造的、图10中所示的半导体结构的第二侧视横截面图；图12是可以根据本发明的第三实施方式制造的半导体结构的侧视横截面图；根据惯例，所描述的各个特征未按比例绘制，而是被绘制为强调与示例性的实施方式有关的具体特征。
具体实施例方式在下面的详细描述中，参照附图，其中，附图形成了详细描述的一部分，并且是通过举例说明具体的示例性实施方式的方式示出的。然而，应当理解的是，可以使用其它实施方式，并且可以进行逻辑改变、机械改变和电子改变。此外，附图和说明书中给出的方法不应理解为对执行各个操作的顺序构成限制。因此，下面的详细描述不应理解为是限制性的。在太空的恶劣环境中，诸如集成电路(IC)等的电子电路暴露于大量宇宙辐射，例如，伽马射线。伽马射线碰到电子电路，并且在有关的设备中的氧化层或结构中创建电子/ 空穴对。电子在氧化层中相对自由地移动，并且通过由应用在氧化物上的工作电压创建的电场被移除。然而，空穴较不可移动，并且可能被捕获在氧化物内。这些空穴具有正电荷。 如果空穴位于与邻近多晶硅栅极的氧化层的“顶部”的位置处，则正电荷将不会对有关的设备的性能造成影响。然而，例如，如果空穴位于较远离多晶硅栅极但是较接近设备中的硅基底的氧化层中，则对设备的性能的负面影响增加。如果空穴位于与设备中的硅基底相邻的位置处，则最坏的情况出现。在这种情况下，空穴的正电荷逐渐使P型硅反转，并且在设备中积聚N型硅。因此，例如，N沟道金属氧化物半导体(NMOQ晶体管设备的P阱将被耗尽， 并且最后转变为N型硅，并且晶体管将从增强模式设备变成耗尽模式设备。因此，晶体管的阀值电压将减小，并且其断态漏电流将增加。最后，由于晶体管不能被关闭，因此这种晶体管变成“短路”。相反地，如果空穴位于与P沟道MOS (PMOS)晶体管的硅基底相邻的位置处，则PMOS 晶体管的N阱的极性将变得越来越N型，并且晶体管的阀值电压的绝对值将增加。最后，这种PMOS晶体管的阀值电压偏移将变得很严重，使得设备将不能开启。同样地，最坏情况下的偏压条件(例如，相对于硅的电荷，栅极上的正电荷)逐渐在硅的方向上推动空穴。如上所讨论的，这是有关的晶体管的最坏情况。本发明的一些实施方式通过在有关的半导体结构的一个或多个绝缘(例如，氧化)层中创建缺陷位置(例如，陷阱)，形成了一个或多个抗辐射的半导体结构(例如，晶体管、电容器)。这些缺陷位置被用于捕获半导体设备中的空穴，使得空穴不能朝向设备中的硅结构的表面移动。在一个实施方式中，沉积的氧化层的一部分与薄的热氧化层一起形成在半导体设备中，以创建用于高电压、抗辐射应用的复合的厚的栅极氧化(例如，电介质) 层。明显地是，复合的氧化层的参数偏移(例如，阀值电压的偏移)小于具有与复合的氧化层相同的厚度的热氧化层的参数偏移的一半。因为这种设备的阀值电压在恶劣的辐射环境中被更好地控制，因此设备的其它参数例如饱和驱动电流(Idsat)或“on”漏极到源极的阻抗(RDSon)也被更好地控制，这是因为所有这些参数是相关的。更准确来说，在一些实施方式中，通过使用例如化学气相沉积(CVD)、低压 CVD(LPCVD)和等离子增强CVD(PECVD)工艺，在半导体结构中形成复合的厚的栅极氧化(例如，电介质)层。这种复合的氧化层的质量远低于使用高温操作形成的氧化层的质量。换句话说，O2或H2O不会与硅发生反应，以产生化学计量-正确的二氧化硅(SiO2)15相反，使用低温操作，其中，在硅晶片上沉积而非生长氧化层(例如，电介质)。同样地，这些CVD、LPCVD 或PECVD反应不是理想的，并且其固有地包括很大密度的缺陷位置。这些缺陷位置被用于捕获由辐射引起的空穴。在一些实施方式中，通过使用这种未完全沉积在半导体结构中的复合的栅极电介质层，裸露的硅表面固有地包括大量断开的硅键，这些硅键正在“拖曳”(本领域的说法)并且未连接到任何其它的结构，这是因为它们位于表面(例如，有时被称作界面陷阱或界面状态)处。生长热氧化物的工艺逐渐将大量这些“拖曳”键与氧气结合在一起。因此，在这种半导体结构中，二氧化硅与硅之间的界面被显著地改善。然而，如果电介质层仅被沉积在半导体结构中，则硅键将不会被结合在一起，半导体结构的质量将不合规格，并且半导体结构可能将是无用的。该结果对于MOS设备结构尤其如此，在MOS设备结构中，电流接近二氧化硅与硅之间的界面。因此，在一些实施方式中，在半导体结构中提供了可行的绝缘(例如，栅极电介质)层，其包括用以尽量减小“拖曳”键的数量的薄的热氧化物，以及用以改善有关的半导体结构的抗辐射度的沉积的电介质(其包括陷阱)。本发明的实施方式在现有的半导体制造工艺流程中形成了绝缘层，以在对现有流程的最小干扰的情况下创建一个或多个高电压的半导体结构(例如，晶体管、电容器)。在一个实施方式中，使用复合的电介质材料在半导体结构中形成诸如氧化层等厚的栅极绝缘层。复合的厚的栅极绝缘层的第一部分是薄的栅极绝缘层，例如，通过基本工艺流程中的热方法生长的氧化层。复合的厚的栅极绝缘层的第二部分是通过这样的方法形成的，即，其作为也包含在基本工艺流程内的沉积方法的一部分或全部，在薄的栅极绝缘层上沉积分隔材料。与传统的热生长的厚的栅极氧化层相比，由此产生的复合的厚的栅极绝缘层具有较高的抗辐射质量。例如，在一个实施方式中，在对基本工艺流程产生最小的干扰的情况下，在半导体结构中形成额定在30V至40V处的抗辐射的厚的栅极氧化层。在一些实施方式中，可以通过仅添加多晶硅沉积步骤和一个光阻图案化步骤，在基本工艺流程中形成MOS晶体管。然而，这些额外的步骤是低温操作，其不会影响基本工艺流程的热预算。此外，在一些实施方式中，可以通过使用本文所描述的方法中的一个或多个，在基本工艺流程中形成绝缘栅场效应晶体管(IGFET)。图1是可以用以执行本发明的一个实施方式的示例性系统100的框图。例如，系统 100可以包括航天器102或其它类型的天基平台(例如，国际空间站或ISS、人造卫星等)。 航天器或天基平台102包括一个或多个电子系统104，例如，通信系统、导航系统、推进系统和/或类似的其它电子系统。电子系统104中的每一个包括一个或多个电子电路106。至少一个电子电路106包括多个抗辐射的电路108，从而电路108中的一个或多个包括根据本发明的实施方式使用复合的厚的栅极绝缘(例如，氧化)层制造的多个晶体管和/或电容器。明显地是，虽然至少一个电子电路106包括多个抗辐射的电路，但是本发明未被如此限制。例如，可以根据本发明的实施方式制造非抗辐射的电路，其也包括使用复合的厚的栅极绝缘层制成的多个晶体管和/或电容器。图2至图7是可以根据本发明的一个实施方式制造的半导体结构200的有关的侧视、横截面、过程中视图。图8是示出了可以用以制造图2至图7所示的半导体结构200 的工艺800的流程图。应当注意的是，图2至图7中所描绘的实施方式包括多个NMOS结构 (例如，晶体管)。然而，在第二实施方式中，互补工艺800 (例如，用PLdd替代NLdcUffi P+ 替代N+以及用N阱区域替代P阱区域)也可以用于通过用适当的PMOS底层结构替代图2 至图7所示的NMOS底层结构来制造多个PMOS结构(例如，晶体管)。此外，在第三实施方式中，扩展的工艺800 (例如，其包括PLdd、NLdd, P+元件和N+元件以及P阱区域和N阱区域)也可以用以在相同的工艺流程中制造多个NMOS结构和PMOS结构(例如，晶体管)。参照图2和图8，所示的基本工艺流程的第一步(802)是使用适当的方法(例如， 热氧化)在半导体(例如，硅)晶片或基底的两个阱(例如，P阱)区域上形成(例如，生
8长)薄的栅极绝缘(例如，氧化)层，例如，薄的栅极绝缘层202、第一阱区域204、第二阱区域206和半导体晶片208。应当注意的是，第一阱区域204和第二阱区域206可以是或者可以不是相同的结。在一个实施方式中，薄的栅极绝缘层202是额定在约5V的薄的栅极氧化层。例如，可以使用诸如O2或者H2和O2等氧化环境在扩散管中完成栅极生长。此外，例如，可以使用惰性载体气体，例如，N2或4，以稀释氧化环境。也可以使用氯气的源。接下来，通过使用适当的沉积方法(步骤804)，第一半导体(例如，多晶硅)底层结构被沉积在第一阱区域204上的薄的栅极绝缘层202上，例如，图3所示的第一半导体底层结构210。例如，可以使用LPCVD方法来沉积第一半导体底层结构210。作为可选的步骤 (806)，如果期望第一半导体底层结构210的特殊的电导率，则可以使用适当的掺杂材料和掺杂法来获得第一半导体底层结构210的期望的电导率。然后，适当的光阻图案化方法被用于进一步定义第一半导体底层结构210的物理属性(步骤808)。接下来，通过使用适当的蚀刻方法(步骤810)，第一半导体底层结构210的这些定义的区域被蚀刻以产生期望的物理结果。作为第二可选的步骤(812)，如果期望进一步的定义，则适当的氧化方法可以用于进一步定义第一半导体底层结构210的电子属性。接下来，适当的光阻图案化方法被用于在第一阱区域204和第二阱区域206中定义多个漏极(例如，N沟道轻掺杂漏极或NLdd)注入区域(步骤814)，例如，图4中所示的漏极注入区域212、214、216和218。然后，用期望的注入物种类和剂量来注入所定义的漏极注入区域(步骤816)，以产生注入的漏极区域212、、214、216和218。例如，为了注入漏极区域，可以使用较高的电压来加速某些离子化的元素，例如，硼、磷、砷、锑等，或者诸如BF2 等离子化的分子。通过使用适当的沉积方法(步骤818)，然后，将第一分隔层沉积在薄的栅极绝缘层202和第一半导体底层结构210上，例如，图5中所示的第一分隔层220。可以使用各种方法或化学工艺中的一个来形成第一分隔层220，例如，PECVD工艺、LPCVD工艺或大气沉积工艺。如果使用PECVD工艺，则该工艺可以是单频或双频沉积技术。此外，例如，可以使用诸如二氧化硅材料、氮化硅材料或合成的氧氮化物材料等电介质材料来形成第一分隔层220。如果使用二氧化硅材料，则硅源可以是例如硅烷(SiH4)或四乙基原硅酸盐/氧化物(TE0S/A或TE0S/03)。明显地是，仅仅作为设计限制，可以指定第一分隔层220和薄的栅极绝缘层202的厚度和成分，以获得有关的复合的厚的栅极绝缘层的预定的额定电压。例如，在一个实施方式中，可以指定第一分隔层220和薄的栅极绝缘层202的厚度和成分，以获得复合的厚绝缘层202和220的30V至40V的额定电压。接下来，通过使用适当的沉积方法(步骤820)，第二半导体(例如，多晶硅)底层结构被沉积在第二阱区域206上的第一分隔层220上，例如，图5中所示的第二半导体底层结构222。然后，适当的光阻图案化方法被用于进一步定义第二半导体底层结构222的物理属性(步骤82幻。通过使用适当的蚀刻方法(步骤824)，然后第二半导体底层结构222的这些定义的区域被蚀刻，以产生期望的物理结果。作为额外的可选步骤，然后，适当的氧化方法可以用于进一步定义第二半导体底层结构222的电属性(步骤826)。接下来，通过使用适当的沉积方法(步骤828)，第二分隔层被沉积在第一分隔层 220和第二半导体底层结构222上，例如，图6中所示的第二分隔层224。应当注意的是，仅仅作为设计限制，针对分隔层220和224中的每一个所选择的厚度和成分可能影响所产生的半导体结构的质量。例如，为了维持通过图8中描绘的工艺流程产生的半导体结构之间的理想兼容性，第一分隔层220和第二分隔层224的成分和总计厚度二者应该保持与基本工艺相同。然而，分隔层220和224中的每一个的单个厚度可以是不同的。例如，在一个实施方式中，沉积的分隔层220和224的总厚度等于在传统的基本工艺流程中使用的单个分隔层的厚度。换句话说，虽然所产生的半导体结构的质量和产量可能降低，但是这两个分隔层220和224的厚度和成分可以是不同的。例如，假设基本工艺中的分隔层具有2000埃的厚度。因此，在一个实施方式中，第一分隔层220和第二分隔层224中的每一个的厚度可以是1000埃。然而，对于不同的实施方式而言，第一分隔层220的厚度可以是700埃，而第二分隔层224的厚度可以是1300埃。同样地，只要总厚度保持恒定，则所产生的半导体的质量或产量将不会受到影响。然而，如果不是，则由于某种原因，第一分隔层220的厚度被选择为1300埃，第二分隔层224的厚度被选择为500埃，然后，总厚度将与基本流程不同，并且产品属性、质量或产量可能受到损害。同样地，在一个实施方式中，可以通过使用厚度为700埃的第一分隔层220和厚度为1300埃的第二分隔层2M来维持半导体结构之间的可接受的兼容性。在任意情况下，如上所述，为了维持所产生的半导体结构之间的理想兼容性，第一分隔层220和第二分隔层 2M的组合厚度(例如，2000埃)应该等于在传统的工艺流程中使用的单个分隔层的厚度。 此外，第一分隔层220的厚度可以是针对特定的电压规格定制的。在这方面，当第二分隔层 224的厚度接近于0时，可以产生适合于复合的厚的栅极绝缘层的最高额定电压。第一分隔层220与第二分隔层224的组合厚度可以是500埃与5000埃之间的范围内的任意厚度。划分总厚度的方式仅取决于厚的复合的栅极的额定电压。例如，厚的复合的栅极期望的额定电压越高，则第一分隔层220越厚。在一些实施方式中，例如，可以使用厚度为1200埃的第一分隔层220和厚度为观00埃的第二分隔层224。在其它实施方式中，例如，可以使用1500埃的第一分隔层220和3500埃的第二分隔层2M等等以达到其它厚度组合。如上所述，第一分隔层220的成分可以不同于第二分隔层224的成分。同样地，可以使用各种方法或化学工艺中的一个来形成第二分隔层224，例如，PECVD工艺、LPCVD工艺或大气沉积工艺。如果使用PECVD工艺，则该工艺可以是单频或双频沉积技术。此外，例如， 可以使用诸如二氧化硅材料、氮化硅材料或合成的氧氮化物材料等电介质材料来形成第二分隔层224。如果使用二氧化硅材料，则硅源可以是例如硅烷(SiH4)或四乙基原硅酸盐/氧化物(TE0S/A 或 TE0S/03)。转向图8，通过使用适当的蚀刻方法(步骤830)，然后，先前在步骤808和822处定义的第一分隔层220和第二分隔层2M的区域可以被蚀刻以产生图7中所示的半导体结构200。应当注意的是，在图7中，蚀刻步骤830暴露第一表面区域234，在该区域处，薄的栅极绝缘层202未受到第一半导体底层结构210和第二半导体底层结构222以及第一分隔层220和第二分隔层2M的保护。应当注意的是，蚀刻步骤还暴露晶片208的一部分。就这点而论，薄的栅极绝缘层202在由第一半导体底层结构210和第二半导体底层结构222以及沿着第一半导体底层结构210和第二半导体底层结构222的侧壁形成的第一分隔层220 和第二分隔层224的保护的地方，将不会被移除。因此，第一分隔层220和第二分隔层2M 的第二表面区域236、第二半导体底层结构222的第三表面区域238以及第一半导体底层结构210的第四表面区域240被暴露。通过使用适当的光阻图案化方法(步骤83 ，在每个漏极或源极区域212和214以及漏极区域或源极区域216和218中定义辅(例如，N+)注入区域，例如，图7中所示的辅注入区域226、228、230和232。在一个实施方式中，例如，区域 212和214(或者216和218)中的一个是源极，而另一个区域是漏极。使用期望的注入物种类和剂量来注入所定义的辅注入区域，以产生辅注入区域226、228、230和232。通过使用适当的退火方法(步骤834)，半导体结构200可以被退火，以固定在有关的结构中使用的半导体材料的电子属性。然后，可以根据适当的镀金属技术来用金属处理(步骤836)结构200 中的半导体底层结构。应当注意的是，为了清楚和便于理解，图7中未明确地示出第一阱区域204和第二阱区域206。然而，图2至图6示出了这些阱区域的位置，并且因此，它们在图 7中的位置应当更容易地理解。此外，应当注意的是，在一些实施方式中，并且仅作为设计偏好，如果期望的话，则可以使用适当的金属材料替代多晶硅材料以用作例如半导体结构200 中的栅极材料。图10和图11是可以根据本发明的第二实施方式制造的有关的半导体结构1000 和1100的侧视、横截面视图。图9是示出了可以用以制造图10和图11中所示的半导体结构1000和1100(例如，也可以是图12中所示的半导体结构1200)的工艺900的流程图。此外，应该注意的是，图10和图11中描绘的实施方式包括多个NMOS结构。然而，在第二实施方式中，工艺900也可以用于通过用适当的PMOS底层结构替代图10和图11中所示的NMOS 底层结构，来制造多个PMOS结构。在一些实施方式中，工艺900也可以用于在半导体结构中制造多个NMOS结构和PMOS结构(例如，半导体结构1000或1100)。参照图9并且与图8进行比较，应当注意的是，图9中的步骤902至拟8与图8中描绘的步骤802至拟8是基本上相同的。因此，为了简洁起见，下面的描述包括步骤802至 828的上述细节，并且在步骤930处开始图9的工艺流程描述。在这方面，首先参照图10，示出了半导体结构1000。半导体结构1000包括在第一阱(例如，P阱)区域1004上生长的薄的栅极绝缘(例如，氧化)层1002以及半导体(例如，硅)阱或基底1008的第二阱(例如，P阱)区域1006。应当注意的是，为了清楚并且便于解释，图10中未明确地示出第一阱区域1004和第二阱区域1006。然而，在图2至图6中示出了这些阱区域的位置，因此是应该能够被理解的。半导体结构1000也包括沉积在第一阱区域1004上的薄的栅极绝缘层1002上的第一半导体(例如，多晶硅)底层结构1010以及沉积在第一半导体底层结构1010和薄的栅极绝缘层1002上的第一分隔层1020。第二半导体(例如，多晶硅)底层结构1022被沉积在第二阱区域1006上的第一分隔层1020上， 而第二分隔层IOM被沉积在第一分隔层1020和第二半导体底层结构1022上。此外，多个漏极或源极(例如，NLdd)区域1012、1014、1016和1018被注入到第一阱区域1004和第二阱区域1006中。在一个实施方式中，例如，区域1012和1014(或者，1016和1018)中的一个是源极，而另一个是漏极。现在参照图9，工艺900通过使用适当的光阻图案化方法来定义期望的暴露从而产生期望的结果，来开始(步骤930)。例如，图10示出了第一光阻1034和第二光阻1036， 其被定位以暴露第一分隔层1020的指定部分和第二分隔层IOM的指定部分。同样地，通过使用适当的蚀刻方法(步骤93 ，第一分隔层1020和第二分隔层IOM被蚀刻，以产生图11中所示的由此产生的半导体结构1100。然后，使用适当的条带化方法，来条带化光阻
111034和1036(步骤934)。应当注意的是，为了便于理解，将光阻1034、1036以及与(下面直接描述的)多个N+区域一起在图10中示出。然而，应当理解的是，通常，直到在条带化光阻1034和1036以后，才形成这些N+区域(例如，紧接着步骤934)。通过使用适当的光阻图案化方法(步骤936)，在每个漏极区域或源极区域1012和 1014以及每个漏极区域或源极区域1016和1018中定义辅(例如，N+)注入区域，例如，图 10中所示的注入区域1(^6、1028、1030和1032。使用期望的注入物种类和剂量来注入所定义的辅注入区域，以产生辅注入区域1(^6、1028、1030和1032(步骤938)。通过使用适当的退火方法(步骤940)，半导体结构1000可以被退火，以固定在有关的结构中使用的半导体材料的电子属性。然后，可以用金属处理结构1000中的半导体底层结构(步骤942)。应当注意的是，在一些实施方式中，并且仅作为设计偏好，如果期望的话，则可以使用适当的金属材料替代多晶硅材料以用作例如半导体结构1000中的栅极材料。现在参照图11，示出了根据工艺900的步骤902至934形成的半导体结构1100。 应当注意的是，半导体结构1100包括分别与半导体(例如，多晶硅)底层结构1110和1122 相邻的第一分隔层1120和第二分隔层1124。应当注意的是，如上所述，作为设计限制，分隔层1120和IlM中的每一个的厚度和成分可以是相同的或可以是不相同的。应当注意的是，半导体结构1100的设计特征是第二半导体底层结构1122的侧壁完全由第二分隔层IlM保护。例如，如果与第二半导体底层结构的侧壁相邻的分隔层被蚀刻地过分向下(例如，参见图7)，则针对所使用的制造工艺，该产量可能减少。图12是可以根据本发明的第三实施方式制造的半导体结构1200的侧视、横截面视图。具体地说，通过使用上述工艺中的一个或多个来形成使用上述分离的分隔物的方法的多晶硅底层结构，可以产生高压的半导体电容器结构。例如，参照图12，示出了半导体结构1200，其包括沉积在硅晶片或基底1202上的第一多晶硅底层结构1204。应当注意的是， 电介质材料层通常被沉积在第一多晶硅底层结构1204和硅晶片1202之间。例如，电介质材料可以是使用硅的局部氧化(L0C0Q工艺形成的氧化物材料，或者电介质材料可以是在有关的基本工艺流程中形成的浅沟隔绝层氧化物材料。第一分隔层1206被沉积在硅晶片 1202和第一多晶硅底层结构1204上。第二多晶硅底层结构1208被沉积在第一分隔层1206 上。第二分隔层1210被沉积在第一分隔层1206和第二多晶硅底层结构1208上。紧接着蚀刻之后，第一多晶硅底层结构1204和第二多晶硅底层结构1208的期望区域被暴露，并且因此，复合的分隔层1206和1210与第一多晶硅底层结构1204的侧壁相邻，而第二分隔层 1210与第二多晶硅底层结构1208的侧壁相邻。应当注意的是，就可以在无需显著地改变或影响用于有关的基本工艺流程的热预算或方法的情况下形成高压半导体电容器的意义而言，本发明的实施方式可以被实现来形成“自由的”多晶硅到多晶硅的电容器。明显地是，如上所述，本发明的实施方式可以包括一个或多个分隔层以及两个半导体底层结构。然而，在其它实施方式中，可以使用两个或更多个分隔层以及两个半导体底层结构。例如，可以形成三个分隔层，其总厚度约等于在传统的基本工艺流程中形成的单个分隔层的厚度，并且可以形成三个半导体底层结构。因此，例如，可以使用热生长的薄栅极氧化层和第一半导体底层结构来形成第一晶体管。可以使用热生长的薄栅极氧化层、第一分隔层和第二半导体底层结构来形成较高电压的晶体管。可以使用热生长的薄栅极氧化层、第一分隔层、第二分隔层和第三半导体底层结构来形成甚至更高电压的晶体管。在其它实施方式中，可以使用三个以上的分隔层和三个半导体底层结构。在本文的讨论和权利要求中，涉及两个材料并且其中一个材料在另一个材料“之上”所使用的术语“之上”意味着材料之间的至少一些接触，而“上面”意味着材料是接近的，但是可能具有一个或多个额外的中介材料，使得接触是可能的但不是必须的。“之上”和 “上面”都未暗示本文使用的任何定向性。术语“共形的”描述了底层材料的角度在其中通过共形材料被保持的涂层材料。术语“大约”指示只要改变不会导致工艺或结构与所示出的实施方式不符合，则所列出的值可以稍微被改变。基于与晶片或基底的传统平面或加工面平行的平面，来定义本申请中使用的术语 “相对位置”，而不论晶片或基底的方向如何。本申请中使用的术语“水平的”或“横向的”被定义为与晶片或基底的传统平面或加工面平行的平面，而不论晶片或基底的方向如何。术语“垂直的”是指与水平垂直的方向。关于位于晶片或基底的顶表面上的传统平面或加工面，定义了术语“之上”、“侧面”(例如，在“侧壁”中)、“较高”、“较低”、“上面”、“顶部”和 “下面”，而不管晶片或基底的方向如何。虽然已经在本文中示出和描述了具体的实施方式，但是本领域普通技术人员应当清楚的是，针对所示的具体实施方式
，可以替代目的在于实现相同的目的的任何安排。因此，显然期望本发明仅受限于权利要求及其等价物。
权利要求
1.一种用于制造半导体结构的方法，包括 在半导体基底上形成第一半导体底层结构；在所述第一半导体底层结构和所述半导体基底上形成第一分隔层；以及在所述第一分隔层的至少一部分上形成第二半导体底层结构。
2.根据权利要求1所述的方法，还包括在所述第一分隔层和所述第二半导体底层结构上形成第二分隔层。
3.根据权利要求1所述的方法，其中，所述半导体结构包括至少一个绝缘栅场效晶体管(IGFET)。
4.根据权利要求2所述的方法，其中，所述半导体结构包括电容器。
5.根据权利要求1所述的方法，其中，形成第一半导体底层结构包括 沉积多晶硅底层结构。
6.根据权利要求1所述的方法，其中，形成第一分隔层包括 沉积复合的厚的栅极绝缘体的一部分。
7.根据权利要求1所述的方法，其中，形成第一分隔层包括使用化学气相沉积(CVD)、低压CVD (LPCVD)和等离子增强CVD (PECVD)工艺中的至少一个来沉积电介质层。
8.一种用于制造半导体结构的方法，包括 在半导体基底上形成薄的栅极绝缘层； 在所述薄的栅极绝缘层上形成第一分隔层；以及在所述第一分隔层上形成半导体底层结构，其中，所述半导体基底与所述半导体底层结构之间的所述薄的栅极绝缘层和所述第一分隔层形成了复合的栅极绝缘层。
9.根据权利要求8所述的方法，还包括在所述第一分隔层和所述半导体底层结构上形成第二分隔层。
10.根据权利要求9所述的方法，还包括定义所述薄的栅极绝缘层的第一表面区域、所述第一分隔层和所述第二分隔层的第二表面区域以及所述半导体底层结构的第三表面区域；以及暴露所述第一表面区域和所述第二表面区域以及所述第三表面区域。
11.根据权利要求10所述的方法，其中，定义第一表面区域和第二表面区域包括 定义复合的厚的栅极绝缘层。
12.根据权利要求10所述的方法，其中，暴露第二表面区域和第三表面区域包括 暴露与所述半导体底层结构的至少一个侧壁相邻的复合的厚的栅极绝缘层。
13.根据权利要求9所述的方法，其中，形成第二分隔层包括在CVD、LPCVD和PECVD工艺中的至少一个期间使用电介质材料来沉积所述第二分隔层。
14.根据权利要求9所述的方法，其中，形成第二分隔层包括 使用低温操作来沉积所述第二分隔层。
15.一种用于制造多个半导体结构的方法，包括在包括第一导电型的第一阱和第二阱的半导体晶片的表面上生长薄的栅极绝缘层； 在所述薄的栅极绝缘层和所述第一阱上沉积第一半导体底层结构；在所述薄的栅极绝缘层和所述第一半导体底层结构上沉积第一分隔层； 在所述第一分隔层和所述第二阱上沉积第二半导体底层结构； 在所述第一分隔层和所述第二半导体底层结构上沉积第二分隔层； 图案化光阻材料以定义所述薄的栅极绝缘层的第一表面区域、所述第一分隔层和所述第二分隔层的第二表面区域、所述第二半导体底层结构的第三表面区域以及所述第一半导体底层结构的第四表面区域；以及蚀刻所述第一表面区域、所述第二表面区域、所述第三表面区域和所述第四表面区域。
16.根据权利要求15所述的方法，其中，所述蚀刻包括暴露所述第一半导体底层结构的表面、所述第二半导体底层结构的表面和复合的厚的栅极绝缘层的表面，其中，所述第二分隔层与所述第二半导体底层结构的至少一个侧壁的一部分相邻。
17.根据权利要求15所述的方法，其中，所述蚀刻包括暴露所述第一半导体底层结构的表面、所述第二半导体底层结构的表面和复合的厚的栅极绝缘层的表面，其中，所述第二分隔层与所述第二半导体底层结构的至少一个完整侧壁相邻。
18.根据权利要求15所述的方法，还包括将多个第二导电型的轻掺杂漏极(LDD)区域注入到所述第一阱和所述第二阱中；以及将多个所述第二导电型的区域注入到所述多个LDD区域中的每一个区域中。
19.根据权利要求15所述的方法，还包括将多个N沟道的LDD (NLDD)区域注入到第一 P阱和第二 P阱中； 将多个N+区域注入到所述多个NLDD区域中的每一个中；以及形成多个N沟道的金属氧化物半导体(NMOQ晶体管。
20.根据权利要求15所述的方法，还包括将多个P沟道的LDD (PLDD)区域注入到第一 N阱和第二 N阱中； 将多个P+区域注入到所述多个PLDD区域中的每一个中；以及形成多个PMOS晶体管。
21.根据权利要求15所述的方法，其中，沉积所述第一半导体底层结构、在所述第一半导体底层结构上沉积所述第一分隔层、在所述第一分隔层上形成所述第二半导体底层结构以及在所述第一分隔层和所述第二半导体底层结构上沉积所述第二分隔层包括将多晶硅形成为多晶硅的电容器。
22.根据权利要求15所述的方法，其中，所述第一分隔层的厚度约等于所述第二分隔层的厚度。
23.根据权利要求15所述的方法，其中，所述第一分隔层和所述第二分隔层的组合厚度等于500埃与5000埃之间的范围内的厚度。
24.一种半导体结构，包括半导体晶片的表面，其包括第一导电型的阱结构； 薄的栅极绝缘层，其位于所述半导体晶片的所述表面上； 第一分隔层，其位于所述薄的栅极绝缘层的一部分上； 半导体底层结构，其位于所述第一分隔层的一部分上；以及第二分隔层的多个部分，其位于所述第一分隔层的多个部分上，其中，所述第二分隔层的每个部分与所述半导体底层结构的侧壁相邻。
25.根据权利要求M所述的半导体结构，其中，所述半导体结构包括NMOS结构。
26.根据权利要求M所述的半导体结构，其中，所述半导体结构包括PMOS结构。
27.根据权利要求M所述的半导体结构，其中，所述薄的栅极绝缘层和所述第一分隔层包括复合的厚的栅极氧化层。
28.根据权利要求M所述的半导体结构，还包括多个NLDD区域，其被注入到P阱中；以及多个N+区域，其被注入到所述多个NLDD区域中的每一个中，其中，所述半导体结构包括NMOS晶体管。
29.根据权利要求M所述的半导体结构，还包括多个PLDD区域，其被注入到N阱中；以及多个P+区域，其被注入到所述多个PLDD区域中的每一个中，其中，所述半导体结构包括PMOS晶体管。
30.根据权利要求M所述的半导体结构，其中，所述薄的栅极绝缘层和所述第一分隔层中的至少一个包括用于对空穴进行捕获的多个缺陷。
31.根据权利要求M所述的半导体结构，其中，所述半导体结构包括第一晶体管，所述薄的栅极绝缘层和所述第一分隔层包括复合的热氧化层，并且所述第一晶体管的阀值电压偏移小于或等于包括热氧化层的第二晶体管的阀值电压偏移，从而所述复合的热氧化层的厚度约等于所述热氧化层的厚度。
32.一种电子系统，包括多个电子电路，其中，至少一个电子电路包括至少一个半导体结构，该至少一个半导体结构包括半导体基底的表面，其包括第一导电型的阱结构；薄的栅极绝缘层，其位于所述半导体基底的所述表面上；第一分隔层，其位于所述薄的栅极绝缘层的一部分上；半导体底层结构，其位于所述第一分隔层的一部分上；以及第二分隔层的多个部分，其位于所述第一分隔层的多个部分上，其中，所述第二分隔层的每个部分与所述半导体底层结构的侧壁相邻。
33.根据权利要求32所述的电子系统，其中，所述至少一个半导体结构包括NMOS结构。
34.根据权利要求32所述的电子系统，其中，所述至少一个半导体结构包括PMOS结构。
35.根据权利要求32所述的电子系统，其中，所述薄的栅极绝缘层和所述第一分隔层包括复合的厚的栅极氧化层。
36.根据权利要求32所述的电子系统，其中，所述至少一个半导体结构包括抗辐射的晶体管。
37.根据权利要求32所述的电子系统，其中，所述电子系统包括用于天基平台的电子系统。
38.根据权利要求32所述的电子系统，其中，所述第一分隔层包括用于对空穴进行捕获的多个缺陷。
39.一种半导体结构，包括 半导体基底；薄的绝缘层，其位于所述半导体基底上； 第一半导体底层结构，其位于所述薄的绝缘层上； 分隔层，其位于所述薄的绝缘层的一部分上；以及第二半导体底层结构，其位于所述分隔层的一部分上。
40.根据权利要求39所述的半导体结构，其中，所述薄的绝缘层包括薄栅极氧化层。
41.根据权利要求39所述的半导体结构，其中，所述第一半导体底层结构包括栅极结构。
42.根据权利要求39所述的半导体结构，其中，所述薄的绝缘层和所述分隔层包括厚的绝缘层。
43.根据权利要求39所述的半导体结构，其中，所述薄的绝缘层和所述分隔层包括复合的厚的栅极氧化层。
44.根据权利要求39所述的半导体结构，其中，所述半导体结构包括至少一个IGFET。
全文摘要
公开了一种用于制造半导体结构的电子系统和方法以及一个或多个半导体结构。例如，公开了一种用于制造半导体结构的方法，其包括在半导体基底上形成第一半导体底层结构，在第一半导体底层结构和半导体基底上形成第一分隔层，并且在第一分隔层的至少一部分上形成第二半导体底层结构。
文档编号H01L29/78GK102237273SQ20111012702
公开日2011年11月9日 申请日期2011年5月6日 优先权日2010年5月7日
发明者M·D·丘奇 申请人:英特赛尔美国股份有限公司