专利名称：半导体器件的制备方法
技术领域：
本发明涉及半导体技术领域，特别涉及一种半导体器件的制备方法。
背景技术：
目前，在集成电路的制造エ艺中，对于晶体管的源/漏结电容都有严格的要求，因此，需要使用有效的方法来减小晶体管的源/漏结电容，以将源/漏结电容控制在要求的范围内。现有技术提供了一种通过在半导体器件中进行晕环(Halo)注入以控制源/漏结电容的方法，具体可參见申请号为200810201780.0的专利申请。參见图I所示，制备的半 导体器件包括半导体衬底10 ；位于所述半导体衬底10上的栅极结构，所述栅极结构包括栅介质层11和栅极12 ；位于所述栅极结构两侧的侧墙14 ；位于所述半导体衬底10内的源延伸区17、漏延伸区13以及晕环注入区域130 ；位于所述半导体衬底10内的源区15和漏区16。上述结构中晕环注入区域130对称地分布在所述半导体衬底10内。为了进一步提高CMOS场效应晶体管的性能，Aditya Bansal等人在《IEEETransactions on Electron Devices (IEEE 电子器件杂志)》上发表了“ Asymmetric HaloCMOSFET to Reduce Static Power Dissipation With Improved Performance (包括非对称晕环注入区域的CMOS场效应晶体管以减小静态功率损耗和提高性能)”，该技术方案公开了ー种非对称的晕环注入区域，该晕环注入区域位于沟道区下方靠近源区或漏区的其中ー侧。经比较发现，与対称的晕环注入区域相比，非対称的晕环注入区域能够降低CMOS场效应晶体管的浄态功率损耗，从而提闻CMOS场效应晶体管的性能。但是上述两种技术方案都是在形成栅极结构后，在进行轻掺杂离子注入之前或之后进行晕环注入，因此存在以下问题晕环注入的离子会进入源/漏区，由于晕环注入的离子相对于源/漏区注入的离子为反性离子，因而导致晶体管的结电流和结电容増大，从而引起器件的功耗増大。
发明内容
本发明解决的问题是提供一种半导体器件的制备方法，阻止晕环注入的离子进入
源/漏区。为解决上述问题，本发明提供了一种半导体器件的制备方法，包括提供半导体衬底；在所述半导体衬底上形成伪栅结构以及围绕所述伪栅结构的侧墙；以所述伪栅结构和所述侧墙为掩模，在所述栅极结构两侧且嵌入所述半导体衬底内形成源/漏区；在所述半导体衬底的上表面形成层间介质层，所述层间介质层的上表面与所述伪栅结构的上表面齐平；去除所述伪栅结构的至少一部分，以在所述侧墙间形成沟槽；以所述层间介质层和所述侧墙为掩模，对所述半导体衬底进行倾角离子注入，以形成非対称晕环注入区域；在所述沟槽内依次形成栅介质层和金属栅极。可选地，所述进行倾角离子注入是在所述半导体衬底内的一侧进行倾角离子注入，以形成非対称晕环注入区域。可选地，所述倾角离子注入方向与所述半导体衬底表面法线的夹角大于或等于45 度且小于或等于70度。可选地，所述倾角离子注入的剂量大于或等于5E12/cm2且小于或等于6E13/cm2，所述倾角离子注入的能量大于或等于20keV且小于或等于60keV。可选地，所述进行倾角离子注入包括对于N型半导体器件，使用B、Ga、In或BF2进行离子注入。可选地，所述进行倾角离子注入包括对于P型半导体器件，使用P、As或Sb进行离子注入。可选地，所述伪栅结构包括伪栅介质层和伪栅电极层；则去除所述伪栅电极层的至少一部分的步骤包括将所述伪栅电极层和伪栅介质层全部去除。可选地，所述伪栅结构包括伪栅介质层和伪栅电极层；则去除所述伪栅电极层的至少一部分的步骤包括将所述伪栅电极层去除，在形成非対称晕环注入区域之后且形成所述栅介质层之前去除所述伪栅介质层。可选地，所述半导体器件的制备方法还包括在形成非対称晕环注入区域之后，进行退火处理。可选地，所述在所述半导体衬底的上表面形成层间介质层的步骤包括在所述半导体衬底、伪栅结构和侧墙上覆盖层间介质层；对所述层间介质层进行平坦化处理至所述伪栅结构露出。与现有技术相比，本发明具有以下优点I)去除牺牲栅从而在侧墙内形成栅极开ロ，然后以层间介质层和侧墙为掩模，在形成替代栅前进行倾角离子注入，通过层间介质层和侧墙的遮蔽效应控制晕环注入的离子进入开口下的衬底中，从而阻止了晕环注入的离子进入源/漏区内，最终减小了半导体器件的源/漏结电容。2)只在沟道下方靠近源区或者漏区的其中ー侧形成非対称晕环注入区域，从而可以减小半导体器件的源/漏结电流，最终减小了半导体器件的静态功率损耗。3)通过采用替代栅技术，形成新的金属栅极代替伪栅电极层，避免了半导体器件的阈值电压受到源漏退火激活的影响。
图I是现有技术中包括对称晕环注入区域的半导体器件的结构剖面图2是本发明实施例I提供的半导体器件的制备方法的流程示意图；图3至图14是本发明实施例I提供的半导体器件的制备方法中对应各步骤的器件结构剖面图；图15是本发明实施例2提供的半导体器件的制备方法的流程示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限 制。正如背景技术部分所述，现有技术都是在形成栅极结构后，在进行轻掺杂离子注入之前或之后进行晕环注入，因此存在以下问题晕环注入的离子会进入源/漏区，由于晕环注入的离子相对于源/漏区注入的离子为反性离子，因而导致晶体管的结电流和结电容増大，从而引起器件的功耗増大。为克服上述缺陷，本发明提供了一种半导体器件的制备方法，包括提供半导体衬底；在所述半导体衬底上形成伪栅结构以及围绕所述伪栅结构的侧墙；以所述伪栅结构和所述侧墙为掩模，在所述栅极结构两侧且嵌入所述半导体衬底内形成源/漏区；在所述半导体衬底的上表面形成层间介质层，所述层间介质层的上表面与所述伪栅结构的上表面齐平；去除所述伪栅结构的至少一部分，以在所述侧墙间形成沟槽；以所述层间介质层和所述侧墙为掩模，对所述半导体衬底进行倾角离子注入，以形成非対称晕环注入区域；在所述沟槽内依次形成栅介质层和金属栅极。本发明通过去除牺牲栅从而在侧墙内形成栅极开ロ，然后以层间介质层和侧墙为掩模，在形成替代栅前进行晕环注入，通过层间介质层和侧墙的遮蔽效应控制晕环注入的离子进入所述开口下方的衬底中，从而阻止了晕环注入的离子进入源/漏区内，最终减小了源/漏结电容。下面结合附图进行详细说明。实施例I參见图2所示，本实施例以制备P型半导体器件为例，其制备方法包括SI，提供半导体衬底；S2，在所述半导体衬底上形成伪栅结构，所述伪栅结构包括伪栅电极层和伪栅介质层；S3，以所述伪栅结构为掩模，在所述半导体衬底内进行轻掺杂离子注入，形成源/漏延伸区；S4，在所述伪栅结构两侧形成侧墙；
S5，以所述伪栅结构和所述侧墙为掩模，在所述半导体衬底内进行重掺杂离子注入，形成源/漏区；S6，在所述半导体衬底的上表面形成层间介质层，对所述层间介质层进行平坦化处理至所述伪栅电极层露出；S7，去除所述伪栅电极层，形成沟槽；S8，以所述层间介质层和所述侧墙为掩模，对所述半导体衬底进行倾角离子注入，以形成非対称晕环注入区域；S9，去除所述伪栅介质层，并进行退火处理；S10，在所述沟槽内形成栅介质层和金属栅极。
首先执行步骤SI，參见图3所示，提供半导体衬底200。其中，所述半导体衬底200可以选自硅基底或绝缘层上的硅(S0I)，所述半导体衬底200内还可以形成有隔离结构(图中未示出)，用于隔离后续形成的有源器件区。接着执行步骤S2，參见图4所示，在所述半导体衬底200上形成伪栅结构，所述伪栅结构包括伪栅介质层201和伪栅电极层202。其中，所述伪栅介质层201可以选自氧化硅或碳氧化硅等介质材料；所述伪栅电极层202可以为多晶硅或其他易刻蚀的材料。在形成伪栅结构时，可以在刻蚀形成栅堆叠结构之前在栅介质材料和伪栅电极材料层上再形成ー层氮化物层，然后再进行刻蚀形成伪栅结构。这样形成的伪栅结构中包括氮化物帽层/伪栅电极层202/伪栅介质层201 (图中未示出所述氮化物帽层)。这ー层氮化物帽层可以防止在后续刻蚀侧墙、以及CMP层间介质层时对伪栅电极层202的破坏。接着执行步骤S3，參见图5所示，以所述伪栅结构为掩模，在所述半导体衬底200内进行轻掺杂P型离子注入，形成源延伸区203和漏延伸区204。其中，所述P型离子为B、Ga、In或BF2等。所述轻掺杂离子注入对于本领域的技术人员来说是熟知的，故在此不再赘述。接着执行步骤S4，參见图6所示，在所述伪栅介质层201和所述伪栅电极层202的两侧形成侧墙206。其中，所述侧墙206的材质可以是氧化硅、氮化硅、氮氧化硅中ー种或者它们任意的组合。接着执行步骤S5，參见图7所示，以所述伪栅电极层202和所述侧墙206为掩摸，在所述半导体衬底200内进行重掺杂P型离子注入，形成源区207和漏区208。其中，所述重掺杂离子注入对于本领域的技术人员来说是熟知的，故在此不再赘述。接着执行步骤S6，采用沉积方法在所述半导体衬底200的上表面、所述侧墙206的上表面和所述伪栅电极层202的上表面形成层间介质层209 ;再以所述伪栅电极层202为停止层，采用化学机械研磨方法使所述伪栅电极层202露出，即所述层间介质层209的上表面、所述侧墙206的上表面与所述伪栅电极层202的上表面位于同一水平面，具体可參见图8所示。其中，所述沉积方法为化学气相沉积方法、物理气相沉积方法或原子层沉积方法等。所述层间介质层209是具有低介电系数的无机娃基质层(inorganic silicon basedlayer)，一般所述介电系数小于3. 0，例如氧化硅、碳氧化硅(SiCO)或氟化硅玻璃(FSG)。所述位于同一水平面既可以是严格的齐平，也可以是现有エ艺參数误差允许范围内的齐平。接着执行步骤S7，參见图9所示，去除所述伪栅电极层202，形成沟槽。其中，采用干法刻蚀或湿法刻蚀去除所述伪栅电极层202，直至露出所述伪栅介质层201，以形成沟槽。这对于本领域的技术人员来说是熟知的，故在此不再赘述。接着执行步骤S8，參见图10所示，以所述层间介质层209和所述侧墙206为掩模，对所述半导体衬底200的ー个方向进行倾角离子注入，以形成非対称晕环注入区域210。其中，所述离子为V族元素，如P、As或Sb离子等。所述倾角离子注入方向与所述半导体衬底200表面法线的夹角大于或等于45度且小于或等于70度，如45度、50度、55度、60度或70度等。所述倾角离子注入的剂量大于或等于5E12/cm2且小于或等于6E13/cm2，如:5E12/cm2、7E12/cm2、9E12/cm2、2E13/cm2、5E13/cm2 或 6E13/cm2 等。所述倾角离子注入的能量大于或等于20keV且小于或等于60keV，如20keV、30keV、40keV、50keV或60keV
坐寸O
參见图10所示，本实施例以与所述半导体衬底200表面法线的夹角为45度的方向为注入方向，进行倾角离子注入。其中，c方向右侧注入的离子将被层间介质层209和侧墙206所阻挡，从而不会进入半导体衬底200内；a方向离子左侧注入的离子也将被层间介质层209、侧墙206和伪栅介质层201所阻挡，从而也不会进入半导体衬底200内。因此只有a方向离子、c方向离子以及a方向离子与c方向离子之间的离子(如b方向离子)才会从沟槽中进入半导体衬底中200，形成非対称晕环注入区域210。由于层间介质层209和侧墙206的遮挡作用，使得进行倾角离子注入的离子不会进入源区207和漏区208中。本实施例就是利用遮蔽效应，使层间介质层209和侧墙206充当遮蔽物，结合离子穿透侧墙206和层间介质层209的能力，通过控制沟槽的宽度、沟槽的高度、离子注入的能量和注入的角度等因素来控制非対称晕环注入区域210的位置、大小及掺杂浓度等。本实施例只是在ー个方向进行了倾角离子注入，因此仅在沟道区下方的其中ー侧形成非対称晕环注入区域210。这种倾角注入方式避免了在源/漏区产生反性离子，减小了结漏电路以及结电容。最后执行步骤S9，參见图11所示，去除所述伪栅介质层201，具体可采用干法刻蚀或/和湿法刻蚀的方法。在去除所述伪栅介质层201后，进行退火处理，以激活非対称晕环注入区域210中的掺杂。例如可以采用快速热退火，在其他的实施例中可以采用其他的退火エ艺。在这ー步骤，还需要考虑对源/漏区及源/漏区延伸区中杂质的激活需要和扩散影响。如果源/漏区及源/漏延伸区掺杂还没有激活，可以利用本步骤顺带退火，以达到激活目的。根据本发明的实施例，通常采用尖峰退火エ艺对器件进行退火，例如在大约800-1100°C之间的温度进行0. 5秒到2秒间退火。最后执行步骤S10，參见图12所示，在所述沟槽内形成栅介质层211。其中，所述栅介质层 211 材质为高 K 介质，如 Hf02、HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3>ZrO2, LaAlO等。形成栅介质层211的方法为化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层淀积(ALD)或物理气相沉积(PVD)等。參见图13所示，在图12所示结构上表面形成金属栅极212。其中，所述金属栅极212 的材质为 Al、Cu、Ag、Au、Pt、Ni、Ti、TiN, TaN, Ta、TaC, TaSiN, W、WN、WSi 中的一种或多种组合。所述金属栅极212的形成也采用常规的沉积エ艺处理，如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或物理气相沉积(PVD)等。參见图14所示，进行平坦化处理使所述金属栅极212的上表面与所述层间介质层209的上表面齐平。具体可以所述层间介质层209为停止层，采用化学机械研磨依次去除多余的栅介质层211和金属栅极212。在本发明的另ー个实施例中，可以在形成栅介质层211之后且在形成金属栅极212之前，先去除侧墙206和层间介质层209上的栅介质层211，使栅介质层211的上表面与层间介质层209的上表面齐平；然后再在形成金属栅极212之后，去除层间介质层209和侧墙206上的金属栅极212,使金属栅极212的上表面与层间介质层209的上表面齐平。至此形成包括非対称晕环注入区域210和金属栅极212的P型半导体器件。需要说明的是，当采用本实施例方法制备N型半导体器件吋，步骤S3中需要在半导体衬底200内进行轻掺杂N型离子注入，所述N型离子为V族元素，如P、As或Sb离子等。步骤S5中需要在半导体衬底200内进行重掺杂N型离子注入。步骤S7中所述晕环注入的离子为P型离子，即III族元素，如B、Ga、In或BF2等。其余步骤与制备P型半导体器件相同。本实施例以层间介质层209和侧墙206为掩模，在形成金属栅极212前进行晕环 注入，通过遮蔽效应控制晕环注入的离子进入源漏区内，最终减小了源/漏结电容。此外，本实施例只在ー个方向进行晕环注入，在所述沟道下方靠近源区或漏区的其中ー侧形成非对称晕环注入区域210，从而可以减小半导体器件的源/漏结电流，最终减小了半导体器件的静态功率损耗。实施例2參见图15所示，本实施例提供了一种半导体器件的制备方法，包括S11，提供半导体衬底；S12，在所述半导体衬底上形成伪栅结构，所述伪栅结构包括伪栅电极层和伪栅介质层；S13，以所述伪栅结构为掩模，在所述半导体衬底内进行轻掺杂离子注入，形成源/漏延伸区；S14，在所述伪栅结构两侧形成侧墙；S15，以所述伪栅结构和所述侧墙为掩模，在所述半导体衬底内进行重掺杂离子注入，形成源/漏区；S16，在所述半导体衬底的上表面形成层间介质层，对所述层间介质层进行平坦化处理至所述伪栅电极层露出；S17，去除所述伪栅电极层和所述伪栅介质层，形成沟槽；S18，以所述层间介质层和所述侧墙为掩模，对所述半导体衬底进行倾角离子注入，以形成非対称晕环注入区域；S19，进行退火处理；S20，在所述沟槽内依次形成栅介质层和金属栅极。与实施例I不同的是，本实施例在步骤S17中去除伪栅电极层之后且在进行倾角离子注入之前，也将伪栅介质层ー块去除以形成沟槽，从而步骤S19中直接进行退火处理即可。本实施例其余步骤与实施例I相同，在此不再赘述。本实施例同样是以层间介质层和侧墙为掩模，在形成金属栅极前进行倾角离子注入，通过遮蔽效应控制晕环注入的离子进入源/漏区内，减小了源/漏结电容和结电容，最终减小了半导体器件的静态功率损耗。虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种半导体器件的制备方法,其特征在于,包括 提供半导体衬底； 在所述半导体衬底上形成伪栅结构以及围绕所述伪栅结构的侧墙； 以所述伪栅结构和所述侧墙为掩模，在所述栅极结构两侧且嵌入所述半导体衬底内形成源/漏区； 在所述半导体衬底的上表面形成层间介质层，所述层间介质层的上表面与所述伪栅结构的上表面齐平； 去除所述伪栅结构的至少一部分，以在所述侧墙间形成沟槽； 以所述层间介质层和所述侧墙为掩模，对所述半导体衬底进行倾角离子注入，以形成非对称晕环注入区域； 在所述沟槽内依次形成栅介质层和金属栅极。
2.根据权利要求I所述的半导体器件的制备方法，其特征在于，所述进行倾角离子注入是在所述半导体衬底内的一侧进行倾角离子注入，以形成非对称晕环注入区域。
3.根据权利要求I所述的半导体器件的制备方法，其特征在于，所述倾角离子注入方向与所述半导体衬底表面法线的夹角大于或等于45度且小于或等于70度。
4.根据权利要求I所述的半导体器件的制备方法，其特征在于，所述倾角离子注入的剂量大于或等于5E12/cm2且小于或等于6E13/cm2，所述倾角离子注入的能量大于或等于20keV且小于或等于60keV。
5.根据权利要求I所述的半导体器件的制备方法，其特征在于，所述进行倾角离子注入包括对于N型半导体器件，使用B、Ga、In或BF2进行离子注入。
6.根据权利要求I所述的半导体器件的制备方法，其特征在于，所述进行倾角离子注入包括对于P型半导体器件，使用P、As或Sb进行离子注入。
7.根据权利要求I所述的半导体器件的制备方法，其特征在于，所述伪栅结构包括伪栅介质层和伪栅电极层； 则去除所述伪栅电极层的至少一部分的步骤包括将所述伪栅电极层和伪栅介质层全部去除。
8.根据权利要求I所述的半导体器件的制备方法，其特征在于，所述伪栅结构包括伪栅介质层和伪栅电极层； 则去除所述伪栅电极层的至少一部分的步骤包括将所述伪栅电极层去除，在形成非对称晕环注入区域之后且形成所述栅介质层之前去除所述伪栅介质层。
9.根据权利要求I所述的半导体器件的制备方法，其特征在于，所述半导体器件的制备方法还包括在形成非对称晕环注入区域之后，进行退火处理。
10.根据权利要求I所述的半导体器件的制备方法，其特征在于，所述在所述半导体衬底的上表面形成层间介质层的步骤包括 在所述半导体衬底、伪栅结构和侧墙上覆盖层间介质层； 对所述层间介质层进行平坦化处理至所述伪栅结构露出。
全文摘要
一种半导体器件的制备方法，包括提供半导体衬底；在所述半导体衬底上形成伪栅结构以及围绕所述伪栅结构的侧墙；以所述伪栅结构和所述侧墙为掩模，在所述栅极结构两侧且嵌入所述半导体衬底内形成源/漏区；在所述半导体衬底的上表面形成层间介质层，所述层间介质层的上表面与所述伪栅结构的上表面齐平；去除所述伪栅结构的至少一部分，以在所述侧墙间形成沟槽；以所述层间介质层和所述侧墙为掩模，对所述半导体衬底进行倾角离子注入，以形成非对称晕环注入区域；在所述沟槽内依次形成栅介质层和金属栅极。本发明阻止了晕环注入的离子进入源/漏区内，减小了源/漏结电容；非对称晕环注入区域可以减小半导体器件的静态功率损耗。
文档编号H01L21/266GK102820228SQ20111015563
公开日2012年12月12日 申请日期2011年6月10日 优先权日2011年6月10日
发明者尹海洲, 骆志炯, 朱慧珑, 杨达 申请人:中国科学院微电子研究所