专利名称：一种半导体器件的制作方法
技术领域：
本发明涉及半导体制造工艺，特别是一种利用硬掩膜层进行刻蚀的方法。
背景技术：
半导体集成电路芯片的工艺制作利用批量处理技术，在同一硅衬底上形成大量各种类型的复杂器件，并将其互连相接以具有完整的电子功能。随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出。以硬掩膜技术为例，当半导体工艺进入90nm以后，因光刻尺寸越来越小，常需要在晶片表面形成硬掩膜层配合光刻胶形成掩膜图形。现有技术中，通常采用氮化钛作为硬掩膜的材料，然而，由于氮化钛本身具有拉应力，因此使得刻蚀形成的沟槽有线形形变，尤其是刻蚀层为低K层时，形变更加严重。·图IA至图IE为根据现有的利用硬掩膜层的刻蚀方法各步骤得到的器件剖面示意图。如图IA所示，提供衬底101，衬底101上形成有铜互连金属层102，在铜互连金属层102上形成了待刻蚀层103，在待刻蚀层103上形成了硬掩膜层104，硬掩膜层104上形成带有第一刻蚀图案的第一光刻胶层105。如图IB所示，以第一光刻胶层105为掩膜对硬掩膜层104进行刻蚀，已将第一刻蚀图案转移至硬掩膜层104中，从而在硬掩膜层104中形成第一开口 106。然后去除第一光刻胶层105。如图IC所示，在待刻蚀层103和硬掩膜层104上形成带有第二刻蚀图案的第二光刻胶层107，第二刻蚀图案的宽度小于第一刻蚀图案的宽度，
如图ID所示，以第二光刻胶层107为掩膜对待刻蚀层103进行刻蚀，以将第二刻蚀图案转移至待刻蚀层103中，即在待刻蚀层103中形成第二开口 108。第二开口 108的深度小于待刻蚀层103的厚度，然后去除第二光刻胶层107。如图IE所示，以硬掩膜层104为掩膜对待刻蚀层103进行刻蚀，通过控制刻蚀时间，在待刻蚀层103中形成双镶嵌沟道。并露出与第二开口 108对应的铜互连金属层102。由于采用上述方法形成的双镶嵌沟道存在线形形变的缺陷，因此需要一种利用硬掩膜层进行刻蚀的方法，以解决硬掩膜层中由于存在拉应力而导致的器件结构发生形变的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式
部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有的利用硬掩膜层进行刻蚀时产生的沟槽变形的问题，本发明提供了一种利用改进的硬掩膜层进行刻蚀的方法
一种半导体器件的制作方法，包括
提供衬底，所述衬底上形成铜互连金属层，所述铜互连金属层上形成待刻蚀层；
在所述待刻蚀层上形成硬掩膜层；
其特征在于，所述硬掩膜层包括氮化钛层和形成在所述氮化钛层 上的氮化硼层。所述硬掩膜层的厚度为200埃飞00埃。所述氮化硼层的厚度大于所述氮化钛层的厚度。所述氮化钛层的厚度范围为200埃飞00埃。 所述氮化硼层的厚度范围为200埃飞00埃。在所述硬掩膜层上形成带有第一刻蚀图案的第一光刻胶层,利用第一光刻胶层在所述硬掩膜层上形成第一开口 ；去除所述第一光刻胶层；
在所述硬掩膜层和所述待刻蚀层上形成带有第二刻蚀图案的第二光刻胶层，利用第二光刻胶层在所述待刻蚀层中形成第二开口，所述第二开口的宽度小于第一开口的宽度，所述第二开口的深度小于所述待刻蚀层的厚度；
以所述硬掩膜层为掩膜对待刻蚀层进行刻蚀，以在待刻蚀层中形成双镶嵌沟道。所述待刻蚀层为低介电常数材料层。氮化硼层具有一厚度，以使所述硬掩膜层的总体应力为零。本发明的利用改进的硬掩膜层的刻蚀方法所采用的硬掩膜层为双层化合物结构，即硬掩膜层包括氮化钛层和形成在氮化钛层上的氮化硼层，利用氮化硼层中的压应力来弱化氮化钛层中的拉应力对器件结构所产生的影响，从而减小器件结构的线形形变。此外，由于氮化硼层的刻蚀选择比较高，因而可以进一步保证半导体器件的可靠性。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图IA至图IE是现有的利用硬掩膜层的刻蚀方法制作半导体器件的各步骤所获得的器件的剖视示意 图2A至图2E是根据本发明实施例的利用硬掩膜层的刻蚀方法制作半导体器件的各步骤所获得的器件的剖视示意图。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何改进硬掩膜刻蚀工艺以解决现有的硬掩膜刻蚀工艺中产生的沟道变形的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。首先，如图2A所示，提供衬底201，衬底201上形成有铜互连金属层202，铜互连金属层202上形成有待刻蚀层203，待刻蚀层203上形成有硬掩膜层204，在硬掩膜层204上形成有带有第一刻蚀图案的第一光刻胶层205。其中，衬底201可以为硅或者绝缘体上硅(SOI)。在衬底201中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。衬底201中还形成有各种阱(well)结构及衬底表面的沟道层。一般来说，形成阱(well)结构的离子掺杂导电类型与沟道层离子掺杂导电类型相同，但是浓度较栅极沟道层低，离子注入的深度范围较广，同时需达到大于隔离结构的深度。为了简化，此处仅以一空白衬底201图示。可以用作衬底201的含Si半导体材料的例证性例子包括Si、SiGe, SiC、SiGeC,绝缘体上硅(SOI)或绝缘体上SiGe (SG0I)，但不限于此。根据所制造的器件，衬底201可以是未掺杂的或掺杂的。
其中待蚀刻层203通常为介电层，例如目前常用的例如掺杂碳的氧化硅、氟硅玻璃(FSG)、碳氧化娃(silicon oxycarbide)、SiCOH类介电材料、掺杂氟的氧化娃、旋涂玻璃、黑钻石(BD)等等。更优选地，所述介电层为介电常数低于4的介电材料，例如包括美商应材所开发的黑钻石、氟娃玻璃等。其中硬掩膜层204为复合层结构，硬掩膜层204包括氮化钛层204a (TiN)和形成在氮化钛层204a之上的氮化硼层204b (BN)，硬掩膜层204的厚度范围为200埃-500埃，并且氮化硼层204b的厚度大于氮化钛层204a的厚度。氮化钛层204a的厚度范围为200埃-500埃，氮化硼层204b的厚度范围为200埃-500埃。在这里选择一合适的氮化硼层204b厚度，以使所述硬掩膜层204的总体应力为零。如图2B所示，以第一光刻胶层205为掩膜对硬掩膜层204进行刻蚀，以将第一刻蚀图案转移至硬掩膜层204中，即在硬掩膜层204中形成第一开口 206。去除第一光刻胶层205。如图2C所示，在硬掩膜层204和待刻蚀层203上形成带有第二刻蚀图案的第二光刻胶层207，所述第二刻蚀图案的开口宽度小于第一开口 206的宽度，且第二刻蚀图案位于第一开口 206中。如图2D所示，以第二光刻胶层207为掩膜对待刻蚀层203进行刻蚀，以将第二刻蚀图案转移至待刻蚀层203中，即在待刻蚀层203中形成第二开口 208，第二开口 208的宽度小于第一开口 206的宽度，通过控制刻蚀时间，以使第二开口 208的深度小于待刻蚀层203的厚度，也就是说，刻蚀第二开口 208时不露出衬底201，去除第二光刻胶层207。如图2E所示，以硬掩膜层204为掩膜对待刻蚀层203进行刻蚀，以将第一开口206转移至待刻蚀层203中，通过控制刻蚀时间，在第二开口 208的开口端形成宽度大于第二开口 208的第三开口 209，第三开口 209的宽度等于第一开口 206的宽度。同时，通过刻蚀使第二开口 208的深度等于待刻蚀层203的厚度，即露出与第二开口 208对应的衬底201。至此，在待刻蚀层203中形成双镶嵌沟道。本领域技术人员可以理解的是，本发明的采用硬掩膜对半导体器件进行刻蚀的方法不仅可以用于形成双镶嵌沟道，还可以用于形成通孔或者其他器件结构，本发明对器件结构的具体形式不作限定。
本发明采用双层化合物结构作为硬掩膜层，该硬掩膜层包括氮化钛层和形成在氮化钛层上的氮化硼层，利用氮化硼层中的压应力来弱化氮化钛层中的拉应力对刻蚀形成的器件结构所产生的影响，即可以减小器件结构的线形形变。此外，由于氮化硼层的刻蚀选择比较高，因而可以进一步保证半导体器件的可靠性。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发 明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
权利要求
1.一种半导体器件的制作方法，包括 提供衬底，所述衬底上形成铜互连金属层，所述铜互连金属层上形成待刻蚀层； 在所述待刻蚀层上形成硬掩膜层； 其特征在于，所述硬掩膜层包括氮化钛层和形成在所述氮化钛层 上的氮化硼层。
2.如权利要求I所述的方法，其特征在于，所述硬掩膜层的厚度为 200埃 500埃。
3.如权利要求I所述的方法，其特征在于，所述氮化硼层的厚度大 于所述氮化钛层的厚度。
4.如权利要求I所述的方法，其特征在于，所述氮化钛层的厚度范 围为200埃 500埃。
5.如权利要求I所述的方法，其特征在于，所述氮化硼层的厚度范 围为200埃 500埃。
6.如权利要求I所述的方法，其特征在于还包括 在所述硬掩膜层上形成带有第一刻蚀图案的第一光刻胶层，利用 第一光刻胶层在所述硬掩膜层上形成第一开口 ；去除所述第一光刻胶层； 在所述硬掩膜层和所述待刻蚀层上形成带有第二刻蚀图案的第二光刻胶层，利用第二光刻胶层在所述待刻蚀层中形成第二开口，所述第二开口的宽度小于第一开口的宽度，所述第二开口的深度小于所述待刻蚀层的厚度； 以所述硬掩膜层为掩膜对待刻蚀层进行刻蚀，以在待刻蚀层中形 成双镶嵌沟道。
7.如权利要求I所述的方法，其特征在于，所述待刻蚀层为低介电 常数材料层。
8.如权利要求I所述的方法，其特征在于，氮化硼层具有一厚度， 以使所述硬掩膜层的总体应力为零。
全文摘要
本发明涉及一种半导体器件的制作方法，包括:提供衬底，且衬底上形成待刻蚀层；在待刻蚀层上形成硬掩膜层；硬掩膜层包括氮化钛层和形成在氮化钛层上的氮化硼层。硬掩膜层的厚度为200埃~500埃。氮化硼层的厚度大于氮化钛层的厚度。本发明的利用改进的硬掩膜层的刻蚀方法所采用的硬掩膜层为双层化合物结构，即硬掩膜层包括氮化钛层和形成在氮化钛层上的氮化硼层，利用氮化硼层中的压应力来弱化氮化钛层中的拉应力对器件结构所产生的影响，从而减小器件结构的线形形变。此外，由于氮化硼层的刻蚀选择比较高，因而可以进一步保证半导体器件的可靠性。
文档编号H01L21/768GK102903628SQ20111020814
公开日2013年1月30日 申请日期2011年7月25日 优先权日2011年7月25日
发明者胡敏达, 王冬江, 张海洋 申请人:中芯国际集成电路制造(上海)有限公司