专利名称：半导体装置的制作方法
技术领域：
本发明的实施方式涉及功率MOSFET等大功率用的半导体装置。
背景技术：
在功率 MOSFET (Metal Oxide Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)中，形成电流流过的元件区域和包围该元件区域而形成于芯片的外周部的终端区域。在元件的终端区域，若耗尽层延伸至芯片端部，则泄漏电流流至芯片端部而使元件破坏。为防止该情况，需要使基础(base)层和源极层在元件区域内终止。为了形成该结构，额外需要如下制造工序，即与分别形成基础层和源极层的区域匹配地形成图案化的掩模。为了抑制制造成本，期望削减该掩模形成工序。
发明内容
本发明的实施方式提供可抑制终端区域的元件破坏的半导体装置。实施方式的半导体装置具有以下构成。第一导电型杂质浓度比所述第一半导体层低的第一导电型的第二半导体层设置在第一导电型的第一半导体层上。第二导电型的第三半导体层设置在所述第二半导体层上。第一导电型杂质浓度比所述第二半导体层高的第一导电型的第四半导体层设置在所述第三半导体层上。多个第一沟槽贯穿所述第四半导体层和所述第三半导体层而到达所述第二半导体层，在与所述第一半导体层的表面平行的第一方向上延伸。第一绝缘膜设置在所述第一沟槽的内壁，栅电极隔着所述第一绝缘膜而埋入所述第一沟槽内。环状构造的第二沟槽贯穿所述第四半导体层和所述第三半导体层而到达所述第二半导体层。所述第二沟槽在第一区域和第二区域之间具有分割所述第三半导体层和第四半导体层、在所述第一方向上延伸的部分，所述第一区域在内侧具有包含多个所述第一沟槽中所形成的所述栅电极的元件区域，所述第二区域在外侧包围所述第一区域。第二绝缘膜设置在所述第二沟槽的内壁。第三绝缘膜设置在所述第一区域和所述第二区域的所述第四半导体层上，与所述第一绝缘膜和所述第二绝缘膜连接，使所述第四半导体层与外部绝缘。栅极布线层设置在所述第一区域的所述第三绝缘膜之上，包围所述元件区域，且在所述第一沟槽的两端与所述栅电极电连接。层间绝缘膜设置在所述栅电极、所述栅极布线层、所述第二沟槽以及所述第三绝缘膜上，使所述栅电极和所述栅极布线层分别与外部绝缘。第一电极设置在与所述第一半导体层的、与所述第二半导体层相反一侧的表面上。第一开口部在相邻的所述第一沟槽间，贯穿所述层间绝缘膜、所述第三绝缘膜、所述第四半导体层。在与所述第一方向正交的第二方向上，在所述多个第一沟槽中的与所述栅极布线层相邻的第一沟槽和所述栅极布线层之间，第二开口部贯穿所述层间绝缘膜、所述第三绝缘膜、所述第四半导体层并在所述第一方向上延伸。第二电极经由所述第一开口部和所述第二开口部与所述第三半导体层和所述第四半导体层电连接。在所述第二方向上，所述第二开口部的宽度比所述第一开口部的宽度大。根据本发明的实施方式，能提供可抑制终端区域的元件破坏的半导体装置。
图1是第一实施方式涉及的半导体装置的重要部分的示意图，图1 (a)是重要部分的剖视图，图1(b)是重要部分的俯视图，图1(c)是重要部分的另一剖视图。图2是第二实施方式涉及的半导体装置的重要部分的示意图，图2 (a)是重要部分的剖视图，图2(b)是重要部分的俯视图。图3是第三实施方式涉及的半导体装置的重要部分的示意图，图3 (a)是重要部分的剖视图，图3(b)是重要部分的俯视图。图4是第四实施方式涉及的半导体装置的重要部分的示意图，图4(a)是重要部分的剖视图，图4(b)是重要部分的俯视图。图5是第五实施方式涉及的半导体装置的重要部分的示意图，图5 (a)是重要部分的剖视图，图5(b)是重要部分的俯视图。图6是第六实施方式涉及的半导体装置的重要部分的示意图，图6 (a)是重要部分的剖视图，图6(b)是芯片的俯视图。
具体实施例方式下面参照附图来对本发明的实施方式进行说明。在实施方式中的说明中使用的图是用于简化说明的示意图，图中各要素的形状、尺寸、大小关系等在实际的实施中不限于图示内容，在可得到本发明的效果的范围内可适当地变化。使第一导电型为η型，使第二导电型为P型来进行说明，但是，也可分别采用与此相反的导电型。作为半导体，以硅为一个实例进行说明，但是，也可适用于SiC和/或GaN等化合物半导体。作为绝缘膜，以硅氧化膜为一个实例进行说明，但是也可使用硅氮化膜、硅氮氧化膜、氧化铝等其他绝缘体。在将η 型导电型用η+、η、η—表示的情况下，η型杂质浓度以该顺序降低。ρ型中也同样，ρ型杂质浓度以P+、P、Ρ_的顺序降低。(第一实施方式)对于第一实施方式，使用图1来进行说明。图1是第一实施方式涉及的半导体装置100的重要部分的示意图，图1(a)是半导体装置100的重要部分的剖视图。图1(b)是半导体装置的重要部分的俯视图，图中的A-A的剖视图是1(a)。图1(c)是图1(b)的B-B 的剖视图。在图1(b)的俯视图中，将从半导体装置100的中心朝向端部的一个方向设为X 方向(第二方向)，将与之正交的方向设为Y方向(第一方向)。对于以下的实施方式，也同样地使用。如图1所示，半导体装置100具备第一至第四半导体层，俯视观察时，具备由在第一沟槽(trench)内设置的栅电极形成的元件区域；内部包含该元件区域的第一区域；和通过第二沟槽与该第一区域分离的第二区域。第一至第四半导体层由硅构成。在η+型漏极层 1(第一半导体层)上设有η型杂质浓度比η+型漏极层1低的η_型迁移层(drift) 2 (第二半导体层)。在η型迁移层2上，设有ρ型基础(base)层3 (第三半导体层)。在ρ型基础层3之上，设有杂质浓度比η—型迁移层2高的η+型源极层4(第四半导体层)。设有从η+型源极层4的表面贯穿η+型源极层4和ρ型基础层3而到达η—型迁移层2的第一沟槽。第一沟槽5例如在图中Y方向上以带状延伸，在X方向上形成多个。在第一沟槽5的内壁上，形成有作为栅极绝缘膜7发挥功能的第一绝缘膜7。作为一个实例， 栅极绝缘膜7是使第一沟槽的内壁的硅热氧化的热氧化膜。栅极绝缘膜7不限于热氧化， 也可以是CVD等形成的硅氧化膜。栅电极8隔着栅极绝缘膜7而埋入第一沟槽5内。栅电极8由例如多晶硅构成。通过以上构成，栅电极8在Y方向上以带状延伸，沿X方向设有多个。设有该栅电极8的区域成为后述的元件区域。在该元件区域中，栅电极控制从漏电极 (第一电极)流向源电极(第二电极)的电流。环状结构的第二沟槽6形成为从η+型源极层4的表面贯穿η+型源极层4和ρ型基础层3而包围第一区域，以使η+型源极层4和ρ型基础层3分别在内侧含有元件区域的第一区域和在其外周包围第一区域的第二区域之间被分离。即，俯视观察时，在第二沟槽6 的内侧，形成有第一区域，在第二沟槽6的外侧形成有第二区域。在第一区域和第二区域之间，将η+型源极层4和ρ型基础层3分别通过第二沟槽间隔分离。在第一区域的内侧形成有元件区域，因此元件区域也可看做第一区域的一部分。将元件区域的外侧称为终端区域， 除了元件区域之外的第一区域和第二区域相当于该终端区域。在终端区域，P型基础层3和 η+型源极层4被第二沟槽6终止。第二沟槽与第一沟槽一体形成，从而可消减多余的光刻(lithography)工序和蚀刻工序。第二绝缘膜9与第一沟槽的栅极绝缘膜7同样，通过热氧化在第二沟槽6的内壁形成。通过与在第一沟槽5中形成栅极绝缘膜7的工序一体地进行，可削减工序。第三绝缘膜10设置成，覆盖元件区域、第一区域和第二区域的n+型源极层4的上表面，并与在第一沟槽5的内壁形成的栅极绝缘膜7和在第二沟槽6的内壁形成的第二绝缘膜9连接，且使η+型源极层4与外部绝缘。此外，第三绝缘膜10也可与栅极绝缘膜7和第二绝缘膜9同样设为通过热氧化和/或CVD而形成的硅氧化膜。第三绝缘膜10形成为比栅极绝缘膜7和第二绝缘膜9厚，从而可提高对后述的栅极布线层11和沟道截断(channel stopper)层19的耐压。栅极布线层11隔着第三绝缘膜10而设置在位于元件区域和第二沟槽6之间的第一区域内的n+型源极层4上。栅极布线层11形成为包围元件区域，在未图示的部分，在栅电极8的Y方向的两端与各栅电极8电连接。俯视观察时，如图1(b)所示，栅极布线层11 具有向Y方向延伸的部分和未图示的在X方向上延伸的部分，通过在X方向上延伸的部分而至少与栅电极8的两端电连接。沟道截断层19隔着第二绝缘膜9和第三绝缘膜10而从第二沟槽的底部一直设置到第二区域的n+型源极层4上，以覆盖位于第二沟槽6和第二区域的边界上的阶梯部(角部)。栅极布线层11和沟道截断层19由多晶硅构成，与栅电极8 一体形成。由硅氧化膜构成的层间绝缘膜12在栅电极8上、第三绝缘膜10上、栅极布线层11 上以及沟道截断层19上设置，使栅电极8、栅极布线层11以及沟道截断层19与外部绝缘。沟槽形状的第一开口部14设置成在元件区域内的相邻的栅电极8之间贯穿层间绝缘膜12、第三绝缘膜10以及η+型源极层4并到达ρ型基础层。在第一开口部露出的ρ型基础层的表面上设有P+型接触(contact)层22。沟槽形状的第二开口部15设置成与位于元件区域的最靠近第二区域侧的栅电极 8在第二区域侧相邻，贯穿层间绝缘膜12、第三绝缘膜10以及η+型源极层4而到达ρ型基础层3。第二开口部15在元件区域和终端区域的边界设置。在由第二开口部15露出的ρ 型基础层3的表面上设有ρ+型接触层22。沟槽形状的栅极布线开口部16设置成贯穿层间绝缘膜12并到达栅极布线层11 的内部。在栅极布线开口部16露出的栅极布线层11的表面上，设有ρ+型接触层22。沟槽形状的开口部20设置成在第二区域上贯穿层间绝缘膜12并到达沟道截断层 19的内部。在开口部20露出的沟道截断层19的表面上，设有ρ+型接触层22。沿第二区域的最外周部即半导体装置100的芯片的端部，设有贯穿层间绝缘膜 12、第三绝缘膜10以及η+型源极层并到达ρ型基础层3的开口部25。在开口部25，半导体装置100的芯片的端部露出。该开口部在将半导体装置100进行芯片化时作为切割线使用。在开口部25露出的ρ型基础层的表面上，设有ρ+型接触层22。上述第一开口部14、第二开口部15、栅极布线开口部16和开口部20、25可一体形成。在各开口部露出的部分上设置的P+型接触层22可通过相同离子注入和扩散工序而一体形成。漏电极13 (第一电极)设置在η+型漏极层1的、与η—型迁移层2相反一侧的表面上，与η+型漏极层1欧姆接触。源电极17 (第二电极)设置成通过第一开口部和第二开口部而与P+型接触层22 接合。源电极17与ρ+型接触层22欧姆接触地电连接于ρ型基础层3。再有，第二开口部设置成X方向的宽度比第一开口部宽。栅极金属布线层18设置成通过栅极布线开口部16而与ρ+型接触层22接合。栅极金属布线层18与ρ+型接触层22欧姆接触地电连接于栅极布线层11。栅极金属布线层 18以从栅极布线开口部16延伸到第二沟槽的底部，并覆盖第一区域和第二沟槽的边界部的阶梯(角部)的方式设置在层间绝缘膜12上。沟道截断电极21设置成通过开口部20而与ρ+型接触层22接合。沟道截断电极 21与ρ+型接触层22欧姆接触地电连接于沟道截断层19。沟道截断电极21设置成从开口部20至第二沟槽地在层间绝缘膜12上延伸，并覆盖第二沟槽6和第二区域的边界部的阶梯(角部)。再有，沟道截断电极21从开口部20朝向芯片端部地在层间绝缘膜12上延伸， 与在开口部25露出的ρ+型接触层22电连接，并形成欧姆接触。芯片端部因切割产生破碎层，易于通电。因此，沟道截断层19经由沟道截断电极21、ρ+型接触层22和芯片端部而与漏电极13等电位。如图1 (b)所示，第二开口部15和第二沟槽6的X方向上的间隔在Y方向上交替地具有较宽部分和较窄部分。与之匹配地形成有栅极布线层11的平面形状。第二开口部 15沿Y方向被分割为多个，从而由多个分割部构成。在第二开口部15的各分割部的Y方向的两侧，与第二开口部15的各分割部间隔分离地形成有栅极引出部8a，该栅极引出部8a 在第一沟槽5从与栅极布线层11相邻的第一沟槽5朝向栅极布线层11延伸的部分隔着栅极绝缘膜而埋入有栅电极。如图1(c)中表示栅极引出部8a和栅极布线层11连接的部分的剖视图那样，在第二开口部15和第二沟槽6的X方向上的间隔宽的部分，该栅极引出部8a与所述栅极布线层11电连接。第二开口部15在第二开口部15和第二沟槽6的X方向上的间隔窄的部分，具有向X方向的第二区域突出的凸部。俯视观察时，上述栅极布线层11的形状具有与朝向该X 方向的第二区域突出的第二开口部15的凸部对置地向X方向的第二区域凹陷的凹部。如上所述那样，构成本实施方式涉及的半导体装置100。接着，对该半导体装置的动作和效果进行说明。在栅极金属布线层18未图示的区域中形成有栅电极焊盘(pad)。经由连接线等向该栅电极焊盘供给栅极电压。已供给的栅极电压经由栅极布线层11向元件区域的栅电极8供给。在漏电极13相对于源电极17为正电压时，如果栅极电压超过阈值(以下称为开启状态)，则电流从漏电极流向源电极。在栅极电压为阈值以下时(以下称为关闭状态)，切断从漏电极13流向源电极17 的电流。此时，通过在漏极、源极间施加的电压，而使耗尽层从P型基础层3和IT型迁移层 2的界面向η—型迁移层2扩展。在第一区域和第二区域的边界，ρ型基础层3需要被终止， 以使该耗尽层不会扩展到半导体装置100的芯片端部的切割线。通常，通过将ρ型杂质经由掩模向η型迁移层2的表面进行离子注入和杂质扩散，从而仅在元件区域或其附近形成 P型基础层3。但是，在本实施方式中，不使用掩模，而将ρ型杂质向η—型迁移层2的整个表面进行离子注入及扩散，在η—型迁移层2的整个表面形成有ρ型基础层3。η+型源极层4也同样地在ρ型基础层3的整个表面上形成。为了使ρ型基础层3和η+型源极层4在元件区域的周边终止，而形成第二沟槽，使P型基础层3和η+型源极层4在第一区域和第二区域间隔分离。其结果，对η—型迁移层2和ρ型基础层3的ρη结施加了逆偏压的只有第一区域，在第二区域则未施加逆偏压。因此，耗尽层的终端区域位于第二沟槽下部。为了抑制由耗尽层的终端区域的电场集中所导致的耐压的下降，因此栅极金属布线层18以不仅在与栅极布线层11电接合的栅极布线开口部16形成，而且延伸到第二沟槽6的底部的方式在层间绝缘膜12上形成。栅极金属布线层18形成为隔着层间绝缘膜12而覆盖ρ型基础层3的第一区域的端部。由此，耗尽层的终端区域从P型基础层3的第一区域的端部沿着第二沟槽6的底部向芯片端部扩展，因此半导体装置100的终端区域的耐压提高。为了防止耗尽层从第二沟槽6进一步向芯片端部扩展，在第二区域的芯片端部，如上述那样形成有沟道截断层19和沟道截断电极21。本实施方式涉及的半导体装置100具有以下结构，在η—型迁移层2上的整个面上形成P型基础层3和η+型源极层4，在终端区域以贯穿P型基础层3和η+型源极层4的第二沟槽6使ρ型基础层3和η+型源极层4终止。这样，可削减制造工序。若漏极、源极间电压超过耐压，则发生雪崩击穿。因雪崩击穿而产生的电子经η+型漏极层1而从漏电极13排出。产生的空穴在元件区域从ρ型基础层3经第一开口部14从源电极17排出、在元件区域外侧的第一区域从ρ型基础层3经第二开口部15从源电极17 排出。在本实施方式中，采用以下结构，在η—型迁移层2上的整个面上形成ρ型基础层3和 η+型源极层4，在终端区域通过贯穿ρ型基础层3和η+型源极层4的第二沟槽6使ρ型基础层3和η+型源极层4终止。因此，在元件区域外侧的第一区域即第二沟槽6和第二开口部15之间，存在由η_型迁移层2、ρ型基础层3和η+型源极层4构成的寄生晶体管。而且，在该寄生晶体管之上，隔着第三绝缘膜10而形成有栅极布线层11。在向终端区域施加的漏极、源极间电压超过耐压而发生雪崩时，在第一区域中的第二开口部15和第二沟槽6之间，因雪崩产生的空穴η+型源极层4正下的ρ型基础层3移动而从第二开口部15排出到源电极。通过由空穴产生的电流的电位下降，而在ρ型基础层 3和η+型源极层4的ρη结合处产生正偏压，寄生晶体管成为开启状态。其结果，经由漏电极13、η+型漏极层1、η—型迁移层2、ρ型基础层3、η+型源极层4以及源电极17，在半导体装置100的终端区域流过大电流，半导体装置100被破坏。因雪崩而产生的空穴在ρ型基础层3移动的距离越长，则寄生晶体管越易于开启。在元件区域中，也形成为上述寄生晶体管夹持栅电极8，但是，与上述终端区域的寄生晶体管相比，由雪崩产生的空穴的移动距离极短，因此寄生晶体管难以开启。为了使在终端区域的寄生晶体管变得不易开启，因此需要在第二开口部15和第二沟槽6之间缩短因雪崩产生的空穴到达源电极的移动距离。在本实施方式中，通过设置以下的特征，来缩短因雪崩产生的空穴到达源电极的移动距离。使位于元件区域和终端区域的边界的第二开口部15的图中X方向的宽度形成为比元件区域的第一开口部14宽。这样，第二开口部15和第二沟槽6的X方向上的间隔变窄，因此因雪崩产生的空穴在第二开口部15和第二沟槽6之间的ρ型基础层3中移动的距离变短，因此可抑制寄生晶体管开启。其结果，终端区域的雪崩耐量提高，可抑制终端区域的元件破坏。再有，在本实施方式中，在与栅极布线层11相邻的第一沟槽5的朝向栅极布线层 11延伸的部分，隔着上述第一绝缘膜而埋入栅极引出部8a，该栅极引出部8a沿着Y方向间隔分离地形成有多个。第二开口部15由沿Y方向被间隔分离的多个分割部形成。在该第二开口部15的各分割部的Y方向上的两侧(图中的上下)，栅极引出部8a与各分割部间隔配置，并向栅极布线层11延伸，与栅极布线层11电连接。通过该多个栅极引出部8a，可减小栅极布线层11和与之相邻的第一沟槽5之间的栅极电阻。还有，在本实施方式中，第二开口部15和第二沟槽6的X方向上的间隔在Y方向上交替地具有较宽部分和较窄部分。栅极布线层11也与之对应，在Y方向上交替地具有X 方向的宽度的较宽部分和较窄部分。栅极引出部8a在该宽度的较宽部分与栅极布线层11 电连接。沿第二开口部15的Y方向分割为多个的分割部在第二开口部15和第二沟槽6的 X方向上间隔的较窄部分，分别朝向X方向的第二区域地具有凸部，栅极布线层11与该凸部对应地具有朝向X方向的第二区域凹陷的凹部。由此，在第二开口部15，具有因凸部而在X 方向上宽度较宽的部分和凸部以外的在X方向上宽度较窄的部分。栅极布线层11在第二开口部15的凸部处X方向的宽度较窄，在其以外之处X方向的宽度较宽。在Y方向上同样，若使第二开口部15的X方向的宽度形成得宽，则与之对应地，必须使栅极布线层11的X方向的宽度在Y方向上同样地形成得窄。其结果，由雪崩产生的空穴在ρ型基础层3中的移动距离变短，寄生晶体管变得不易开启，但与之相对地，产生栅极布线层11的栅极电阻增大的问题。为避免该问题，在本实施方式中，使第二开口部15和第二沟槽6的X方向的间隔如上述那样在Y方向上分布，并以与第二开口部15的凸部对置的方式形成有栅极布线层11的凹部。即，在第二开口部的凸部，由雪崩形成的空穴在P型基础层3中的移动距离变短，可抑制寄生晶体管开启，并且在第二开口部15的凸部以外抑制栅极布线层的Y方向的栅极电阻增加。再有，栅极引出部8a连接的部分的栅极布线层11
10的Y方向的宽度比栅极引出部8a宽。通过该结构，减小了栅极布线层11的Y方向的栅极电阻，并且减小了向栅极引出部8a的栅极电阻。本实施方式的半导体装置100，以在元件区域沿X方向形成有多个在Y方向上延伸的带状第一沟槽、并且在该第一沟槽中具有经栅极绝缘膜7而埋入的带状栅电极8的半导体装置为例进行了说明。但是，多个第一沟槽的相邻第一沟槽互相之间由在X方向上延伸的多个沟槽连接，从而经栅极绝缘膜7埋入该第一沟槽内的栅电极也可形成为栅格状或交错栅格(千烏格子)状。这在以下所示的其他实施方式中也同样。(第二实施方式)使用图2来说明第二实施方式涉及的半导体装置200。图2是第二实施方式涉及的半导体装置200的重要部分的示意图，图2(a)是半导体装置200的重要部分的剖视图。 图2(b)是半导体装置的重要部分的俯视图，图中的C-C线的剖视图是图2(a)。再有，对与在第一实施方式中说明的构成相同构成的部分使用相同参照标记或符号并省略其说明。主要说明与第一实施方式的不同点。第二实施方式涉及的半导体装置200与第一实施方式同样，第二开口部15由沿Y 方向间隔分离的多个分割部形成。但是，在本实施方式中，第二开口部15不具备在X方向上向第二区域突出的凸部。此外，第二开口部15和第二沟槽6的X方向上的间隔沿Y方向形成为一定，与之对应地，栅极布线层11的宽度也在Y方向上相同。这些方面在本实施方式涉及的半导体装置200和第一实施方式涉及的半导体装置100中不同。在本实施方式涉及的半导体装置200中也与第一实施方式涉及的半导体装置100 同样形成为，位于元件区域和终端区域的边界处的第二开口部15的图中X方向的宽度比元件区域的第一开口部14宽。由此，第二开口部15和第二沟槽6的间隔变窄，因此由雪崩产生的空穴在第二开口部15和第二沟槽6之间的ρ型基础层3中移动的距离变短，从而可抑制寄生晶体管开启。其结果，终端区域的雪崩耐量提高，可抑制终端区域的元件破坏。但是， 由于使第二开口部的X方向的宽度在Y方向上相同地形成得宽，因此与之对应地，栅极布线层11的X方向的宽度在Y方向上相同地形成得窄。其结果，由雪崩形成的空穴在P型基础层3中的移动距离变短，可抑制寄生晶体管开启，但与之相对地，存在栅极布线层11的栅极电阻增大的问题，在这点上比第一实施方式差。(第三实施方式)使用图3来说明第三实施方式涉及的半导体装置300。图3是第三实施方式涉及的半导体装置300的重要部分的示意图，图3(a)是半导体装置300的重要部分的剖视图。 图3(b)是半导体装置的重要部分的俯视图，图中的D-D线的剖视图是3(a)。再有，对与在第一实施方式中说明的构成相同构成的部分使用相同参照标记或符号并省略其说明。主要说明与第一实施方式的不同点。第三实施方式涉及的半导体装置300与第一实施方式涉及的半导体装置100同样，第二开口部15和第二沟槽6的X方向上的间隔在Y方向上交替地具有较宽部分和较窄部分。栅极布线层11也与之对应地在Y方向上交替地具有X方向的宽度较宽的部分和宽度较窄的部分。第二开口部15在第二开口部15和第二沟槽6的X方向上的间隔的宽度较窄的部分朝向X方向的第二区域地具有凸部，栅极布线层11与该凸部对应地具有朝向X方向的第二区域凹陷的凹部。由此，在第二开口部15，具有因凸部而在X方向上宽度较宽的部分和凸部以外的宽度较窄的部分。栅极布线层11在第二开口部15的凸部X方向的宽度较窄，在第二开口部15的凸部以外X方向的宽度较宽。但是，在以下的方面，与第一实施方式涉及的半导体装置100不同。本实施方式涉及的半导体装置300不具有将在与栅极布线层 11相邻的第一沟槽5内形成的栅电极8和栅极布线层11连接的栅极引出部8a。S卩，在与栅极布线层11相邻的第一沟槽5内形成的栅电极8仅具有在Y方向上延伸的带状。再有， 半导体装置300的第二开口部15不是沿Y方向间隔分离为多个，而是一体形成。第三实施方式涉及的半导体装置300也与第一实施方式涉及的半导体装置100同样，形成为位于元件区域和终端区域的边界的第二开口部15的图中X方向的宽度比元件区域的第一开口部14宽。由此，第二开口部15和第二沟槽6的间隔变窄，因此雪崩产生的空穴在第二开口部15和第二沟槽6之间的ρ型基础层3中移动的距离变短，从而可抑制寄生晶体管开启。其结果，终端区域的雪崩耐量提高，可抑制终端区域的元件破坏。再有，使第二开口部15和第二沟槽6的X方向的间隔如上述那样在Y方向上分布，且与第二开口部15 的凸部对置地形成有栅极布线层11的凹部。其结果，在第二开口部的凸部，由雪崩形成的空穴在P型基础层3中的移动距离进一步变短，可抑制寄生晶体管开启，并且在第二开口部的凸部以外的部分，抑制栅极布线层的Y方向的栅极电阻增加。但是，本实施方式涉及的半导体装置300不具有将与栅极布线层11相邻的第一沟槽5和栅极布线层11连接的栅极引出部8a，因此与第一实施方式涉及的半导体装置100相比栅极布线层11和与之相邻的第一沟槽5之间的栅极电阻增大。(第四实施方式)使用图4来说明第四实施方式涉及的半导体装置400。图4是本实施方式涉及的半导体装置400的重要部分的示意图，图4(a)是半导体装置400的重要部分的剖视图。图 4(b)是半导体装置的重要部分的俯视图，图中的E-E线的剖视图是图4(a)。再有，对与在第一实施方式中说明的构成相同构成的部分使用相同参照标记或符号并省略其说明。主要说明与第一实施方式的不同点。在本实施方式涉及的半导体装置400，第二开口部15不具备在X方向上向第二区域突出的凸部。第二开口部15和第二沟槽6在X方向上的间隔沿Y方向形成为一定，与之对应地，栅极布线层11的宽度也在Y方向上相同。再有，半导体装置400不具有将与栅极布线层11相邻的第一沟槽5和栅极布线层11连接的栅极引出部8a。半导体装置400的第二开口部15不是沿Y方向间隔分离为多个，而是一体形成。在这些方面，在本实施方式涉及的半导体装置400和第一实施方式涉及的半导体装置100中不同。本实施方式涉及的半导体装置400也与第一实施方式涉及的半导体装置100同样，形成为位于元件区域和终端区域的边界的第二开口部15的图中X方向的宽度比元件区域的第一开口部14宽。由此，第二开口部15和第二沟槽6的间隔变窄，因此雪崩产生的空穴在第二开口部15和第二沟槽6之间的ρ型基础层3中移动的距离变短，从而可抑制寄生晶体管开启。其结果，终端区域的雪崩耐量提高，可抑制终端区域处的元件破坏。但是，由于在Y方向上相同、第二开口部15的X方向的宽度形成得宽，因此与之对应地，栅极布线层11的X方向的宽度形成得窄、在Y方向上相同。其结果，由雪崩形成的空穴在P型基础层3中的移动距离变短，可抑制寄生晶体管开启，但与之相对，存在栅极布线层11的栅极电阻增大的问题，在这点上比第一实施方式差。
(第五实施方式)使用图5来说明第五实施方式涉及的半导体装置500。图5是本实施方式涉及的半导体装置500的重要部分的示意图，图5(a)是半导体装置500的重要部分的剖视图。图 5(b)是半导体装置的重要部分的俯视图，图中的F-F线的剖视图是图5(a)。再有，对与在第一实施方式中说明的构成相同构成的部分使用相同参照标记或符号并省略其说明。主要说明与第一实施方式的不同点。第五实施方式涉及的半导体装置500与第一实施方式涉及的半导体装置100同样，第二开口部15和第二沟槽6的X方向上的间隔在Y方向上交替地具有较宽部分和较窄部分。栅极布线层11也与之对应地在Y方向上交替地具有X方向的宽度较宽的部分和宽度较窄的部分。但是，在以下的方面，与第一实施方式涉及的半导体装置100不同。第二沟槽 6在X方向上的第二开口部15和第二沟槽6的间隔较窄的部分朝向X方向的元件区域地具有凸部，栅极布线层11与该凸部对应地具有朝向X方向的元件区域凹陷的凹部。由此，对于第二沟槽6，在凸部的X方向上具有宽度较宽的部分，在凸部以外的X方向上具有宽度较窄的部分。栅极布线层11在第二沟槽6的凸部X方向的宽度较窄，在第二沟槽6的凸部以外X方向的宽度较宽。再有，第二开口部15与第一实施方式涉及的半导体装置100同样， 沿Y方向被分割为多个，形成为X方向的宽度比元件区域内的第一开口部14宽，但是，在X 方向的宽度沿Y方向相同这点上与半导体装置100不同。本实施方式涉及的半导体装置500也与第一实施方式涉及的半导体装置100同样，形成为位于元件区域和终端区域的边界的第二开口部15的图中X方向的宽度比元件区域的第一开口部14宽。由此，第二开口部15和第二沟槽6的间隔变窄，因此雪崩产生的空穴在第二开口部15和第二沟槽6之间的ρ型基础层3中移动的距离变短，从而可抑制寄生晶体管开启。其结果，终端区域的雪崩耐量提高，可抑制终端区域的元件破坏。再有，使第二开口部15和第二沟槽6的X方向的间隔如上述那样在Y方向上分布，且与第二沟槽6的凸部对置地形成栅极布线层11的凹部。其结果，在第二沟槽6的凸部，雪崩所形成的空穴在P型基础层3中的移动距离变短，可抑制寄生晶体管开启，并且在第二沟槽6的凸部以外的部分，抑制栅极布线层的Y方向的栅极电阻增加。(第六实施方式)使用图6来说明第六实施方式涉及的半导体装置600。图6是本实施方式涉及的半导体装置600的重要部分的示意图，图6 (a)是半导体装置600的重要部分的剖视图。图 6(b)是半导体装置的重要部分的俯视图，图中的G-G线的剖视图是图6(a)。再有，对与在第一实施方式中说明的构成相同构成的部分使用相同参照标记或符号并省略其说明。如果没有特别说明，则是与第一实施方式涉及的半导体装置100相同的结构。对于图1(b)所示的重要部分的俯视图，本实施方式的半导体装置600也与半导体装置100同样，具有相同结构的栅电极8、第一开口部14、第二开口部15、栅极布线层11以及第二沟槽6，因此省略说明。主要说明与第一实施方式的不同点。本实施方式涉及的半导体装置600在以下方面与第一实施方式涉及的半导体装置100不同。半导体装置600在第一区域上、特别是第二沟槽6和栅极布线层11之间具备沟槽状的第三开口部23，该第三开口部23贯穿层间绝缘膜12、第三绝缘膜10以及η+型源极层4而到达ρ型基础层3。在第三开口部23露出的ρ型基础层3的表面上，与第一开口部14和第二开口部15同样地，设有P+型接触层22。栅极金属布线层18没有延伸到第二沟槽而配置在比上述第三开口部更靠元件区域侧。由与源电极17相同的金属材料构成的场板(field plate)电极24经第三开口部23 而与P+型接触层22欧姆接触，与ρ型基础层3电连接。此外，场板电极M与源电极17连接，从第三开口部23延伸到第二沟槽6地在层间绝缘膜12上形成。场板电极M可与源电极17 —体形成。场板电极M以覆盖第一区域和第二沟槽6的边界部的阶梯的方式从第三开口部23到第二沟槽6地在层间绝缘膜12上形成，从而使耗尽层的端部从第一区域和第二沟槽6的边界部的阶梯向第二区域扩展。其结果，终端区域的耐压提高。第三开口部23可在图中Y方向上沿栅极布线层11或栅极金属布线层18而仅形成为带状。不仅是Y方向，如图6(b)所示，也可沿着在芯片的上端和下端分别沿X方向形成的栅极金属布线层18，而在X方向上进一步形成。即，第三开口部23可在X方向和Y方向上，与栅极金属布线层18间隔地连续形成。上述内容以外，半导体装置600具有与半导体装置100相同的结构。再有，在图 6(b)的俯视图中，示出了源电极17、栅极金属布线层18、场板电极M以及沟道截断电极21 的平面图案，但是，这是一个实例，可根据需要而使用其他平面图案。如上所述，本实施方式涉及的半导体装置600在第一区域上除了第二开口部15之外，还夹持栅极布线层11而与第二开口部15对置地具备第三开口部23。第三开口部23与第二开口部15同样，具备在雪崩发生时将由雪崩形成的空穴从第三开口部23经场板电极 24向源电极17排出的动作。在第一实施方式涉及的半导体装置100中，在栅极布线层11 的正下方因雪崩而产生的空穴只能从第二开口部15排出。因此，空穴在X方向上在ρ型基础层3中移动的距离最大为与第二开口部15和第二沟槽6的X方向的间隔大体相等。与之相对，在本实施方式涉及的半导体装置600中，可在栅极布线层11的元件区域侧通过第二开口部15将雪崩产生的空穴排出，且可在第二区域侧通过第三开口部将雪崩产生的空穴排出。因此，在半导体装置600中，空穴在X方向上在ρ型基础层3中移动的距离即使最大也就相当于第二开口部15和第二沟槽6的X方向的间隔的大体一半。因此，半导体装置 600可比半导体装置100进一步抑制寄生晶体管开启，因此终端区域的雪崩耐量高且可靠性高。在本实施方式中，说明了半导体装置600具有第一实施方式的栅电极8、第一开口部14、第二开口部15、栅极布线层11以及第二沟槽6的实例。并不限于此，在第二到第五实施方式的半导体装置中，当然也可组合本实施方式的第三开口部23。此外，也可将第一至第四实施方式组合到第五实施方式中。上述第一至第六的各实施方式可根据需要而互相组合。虽然说明了本发明的几个实施方式，但这些实施方式仅是用于例示，并不意在限定本发明的范围。这些新颖的实施方式能以其他各种方式实施，在不脱离本发明主旨的范围内，可进行各种省略、替换、改变。这些实施方式及其变形均包含在本发明的范围和主旨中，并且包含在与请求保护的范围记载的本发明等同的范围内。
权利要求
1.一种半导体装置，其特征在于 具备第一导电型的第一半导体层；第一导电型的第二半导体层，设置在所述第一半导体层上，且第一导电型杂质浓度比所述第一半导体层低；第二导电型的第三半导体层，设置在所述第二半导体层上；第一导电型的第四半导体层，设置在所述第三半导体层上，且第一导电型杂质浓度比所述第二半导体层高；第一绝缘膜，设置在多个第一沟槽的内壁，该多个第一沟槽贯穿所述第四半导体层和所述第三半导体层而到达所述第二半导体层且沿与所述第一半导体层的表面平行的第一方向延伸；栅电极，隔着所述第一绝缘膜而埋入所述第一沟槽内；第二绝缘膜，设置在第二沟槽的内壁，该第二沟槽贯穿所述第四半导体层和所述第三半导体层而到达所述第二半导体层，并且该第二沟槽为环状结构，在内侧具有包含多个所述栅电极的元件区域的第一区域和在外侧包围所述第一区域的第二区域之间，具有将所述第三半导体层和第四半导体层分别分割、在所述第一方向上延伸的部分；第三绝缘膜，设置在所述第一区域和所述第二区域的所述第四半导体层上，与所述第一绝缘膜和所述第二绝缘膜连接，使所述第四半导体层与外部绝缘；栅极布线层，在所述第一区域中设置于所述第三绝缘膜上，包围所述元件区域，在所述第一沟槽的两端与所述栅电极电连接；层间绝缘膜，设置在所述栅电极、所述栅极布线层、所述第二沟槽以及所述第三绝缘膜上，使所述栅电极和所述栅极布线层分别与外部绝缘；第一电极，设置在所述第一半导体层的与所述第二半导体层相反一侧的表面上；和第二电极，经第一开口部和第二开口部与所述第三半导体层和所述第四半导体层电连接，该第一开口部在相邻的所述第一沟槽间贯穿所述层间绝缘膜、所述第三绝缘膜、所述第四半导体层，该第二开口部在与所述第一方向正交的第二方向上，在所述多个第一沟槽中的与所述栅极布线层相邻的第一沟槽和所述栅极布线层之间，贯穿所述层间绝缘膜、所述第三绝缘膜、所述第四半导体层，并在所述第一方向上延伸，在所述第二方向上，所述第二开口部的宽度比所述第一开口部的宽度大。
2.根据权利要求1所述的半导体装置，其特征在于 所述第二开口部具有沿所述第一方向间隔分离的多个分割部，所述栅电极还具有栅极引出部，该栅极引出部在所述第一方向上的所述第二开口部的所述分割部两侧与所述分割部间隔，在与所述栅极布线层相邻的所述第一沟槽的向所述栅极布线层延伸的部分隔着所述第一绝缘膜被埋入， 所述栅极弓I出部与所述栅极布线层电连接。
3.根据权利要求2所述的半导体装置，其特征在于所述第二方向上的所述第二开口部和所述第二沟槽之间的间隔在所述第一方向上交替地具有较宽部分和较窄部分，在所述较宽部分所述栅极引出部与所述栅极布线层电连接。
4.根据权利要求3所述的半导体装置，其特征在于在所述第二方向上的所述第二开口部和所述第二沟槽之间的所述间隔的所述较窄部分，所述第二开口部具有向所述第二区域突出的凸部，所述栅极布线层具有向所述第二区域凹陷的凹部。
5.根据权利要求3所述的半导体装置，其特征在于在所述第二方向上的所述第二开口部和所述第二沟槽之间的所述间隔的所述较窄部分，所述第二沟槽具有向所述元件区域突出的凸部，所述栅极布线层具有向所述元件区域凹陷的凹部。
6.根据权利要求1所述的半导体装置，其特征在于所述第二方向上的所述第二开口部和所述第二沟槽之间的间隔在所述第一方向上交替地具有较宽部分和较窄部分。
7.根据权利要求6所述的半导体装置，其特征在于在所述第二方向上的所述第二开口部和所述第二沟槽之间的所述间隔的所述较窄部分，所述第二开口部具有向所述第二区域突出的凸部，所述栅极布线层具有向所述第二区域凹陷的凹部。
8.根据权利要求6所述的半导体装置，其特征在于在所述第二方向上的所述第二开口部和所述第二沟槽之间的所述间隔的所述较窄部分，所述第二沟槽具有向所述元件区域突出的凸部，所述栅极布线层具有向所述元件区域凹陷的凹部。
9.根据权利要求4所述的半导体装置，其特征在于所述第二开口部的朝向所述第二区域突出的所述凸部的前端设置在比所述栅极布线层的所述第二方向上的所述元件区域侧的端部更靠近所述第二区域侧。
10.根据权利要求7所述的半导体装置，其特征在于所述第二开口部的朝向所述第二区域突出的所述凸部的前端设置在比所述栅极布线层的所述第二方向上的所述元件区域侧的端部更靠近所述第二区域侧。
11.根据权利要求5所述的半导体装置，其特征在于所述第二沟槽的朝向所述元件区域突出的所述凸部的前端设置在比所述栅极布线层的所述第二方向上的所述第二区域侧的端部更靠近所述元件区域侧。
12.根据权利要求8所述的半导体装置，其特征在于所述第二沟槽的朝向所述元件区域突出的所述凸部的前端设置在比所述栅极布线层的所述第二方向上的所述第二区域侧的端部更靠近所述元件区域侧。
13.根据权利要求1所述的半导体装置，其特征在于还具备场板电极，该场板电极在比所述栅极布线层更靠近所述第二区域侧的所述第一区域上，经由贯穿所述层间绝缘膜、所述第三绝缘膜和所述第四半导体层的第三开口部而与所述第三半导体层和所述第四半导体层电连接，与所述第二电极电连接。
14.根据权利要求13所述的半导体装置，其特征在于所述第三开口部沿所述栅极布线层连续地形成。
15.根据权利要求13所述的半导体装置，其特征在于所述场板电极从所述第三开口部到所述第二沟槽的底部地覆盖所述第三绝缘膜和所述第二绝缘膜。
16.根据权利要求13所述的半导体装置，其特征在于所述第二开口部具有沿所述第一方向间隔分离的多个分割部所述栅电极还具有栅极引出部，该栅极引出部在所述第一方向上的所述第二开口部的所述分割部两侧与所述分割部间隔，在与所述栅极布线层相邻的所述第一沟槽的向所述栅极布线层延伸的部分隔着所述第一绝缘膜被埋入，所述栅极弓I出部与所述栅极布线层电连接。
17.根据权利要求16所述的半导体装置，其特征在于所述第二方向上的所述第二开口部和所述第二沟槽的间隔在所述第一方向上交替地具有较宽部分和较窄部分，在所述较宽部分，所述栅极引出部与所述栅极布线层电连接，在所述较窄部分，所述第二开口部具有向所述第二区域突出的凸部，所述栅极布线层具有向所述第二区域凹陷的凹部。
18.根据权利要求13所述的半导体装置，其特征在于所述第二方向上的所述第二开口部和所述第二沟槽之间的间隔在所述第一方向上交替地具有较宽部分和较窄部分。
19.根据权利要求18所述的半导体装置，其特征在于在所述第二方向上的所述第二开口部和所述第二沟槽之间的所述间隔的所述较窄部分，所述第二开口部具有向所述第二区域突出的凸部，所述栅极布线层具有向所述第二区域凹陷的凹部。
20.根据权利要求1所述的半导体装置，其特征在于所述多个第一沟槽中的相邻的第一沟槽由在所述第二方向上延伸的多个沟槽连接，所述栅电极设置成栅格状或交错栅格状。
全文摘要
本实施方式的半导体装置依次具备第一电极(13)、第一导电型的第一半导体层(1)、第一导电型的第二半导体层(2)、第二导电型的第三半导体层(3)、第一导电型的第四半导体层(4)。元件区域在第一沟槽(5)的内部具备栅电极(8)。环状结构的第二沟槽(6)贯穿所述第四半导体层(4)和所述第三半导体层(3)而到达所述第二半导体层(2)，形成在内侧具有元件区域的第一区域和在外侧包围所述第一区域的第二区域。第一开口部(14)设置在相邻的所述第一沟槽(5)间。宽度比第一开口部(14)宽的第二开口部(15)设置在元件区域的外侧的第一区域。第二电极(17)经由第一开口部(14)和第二开口部(15)与第三半导体层(3)和第四半导体层(4)电连接。
文档编号H01L29/78GK102347353SQ20111021987
公开日2012年2月8日 申请日期2011年8月2日 优先权日2010年8月2日
发明者富田幸太, 松田升, 浦秀幸 申请人:株式会社东芝