专利名称：三维半导体器件的制作方法
技术领域：
本发明构思涉及半导体器件，更具体而言，涉及包括硅贯通孔(TSV)的三维(3D) 半导体器件。
背景技术：
随着如移动电话、数码相机、个人数字助理(PDA)等的数字信息设备产品变得越来越小和越来越轻并具有先进的功能和更高的性能，用在这些设备中的半导体封装也需要变小、变轻以及具有高集成度。用于在一个封装中提供多个半导体芯片的3D半导体技术已经引起重视。
发明内容
这里公开一种包括基板贯通孔(TSV)的布置界面并具有去负载耦合 (load-decoupled)结构的半导体器件。本发明还公开一种半导体器件，其中同样类型的半导体芯片层叠在一起并且它们可不同地配置。本发明还公开一种半导体器件，其中具有相同原始电路设计的半导体芯片层叠在一起。本发明还公开一种半导体器件，其中在芯片识别熔丝切除后可对晶圆(wafer)进行测试。
通过下面详细描述，结合附图，可以更清楚地理解示例性实施例，其中图1示出了根据实施例的三维(3D)半导体器件；图2是根据实施例的半导体存储器件的方块图；图3示出了在图1所示的3D半导体器件的数据输入路径上设置硅贯通孔(TSV) 界面(boundary)的操作；图4示出了在图1所示的3D半导体器件的数据输出路径上设置TSV界面的可选方案；图5示出了在图1所示的3D半导体器件的命令/地址路径上设置TSV界面的可选方案；图6示出了在图1所示的3D半导体器件的时钟路径上设置TSV界面的可选方案；图7示出了根据实施例的先入先出(FiFo)读取控制器；
图8示出了可选实施例；图9是如图7所示的先入先出读取控制器的操作时序图；图10示出了如图1所示的3D半导体器件的全局控制操作；图11示出了如图10所示的用于控制全局控制电路的全局芯片选择信号发生电路；图12示出了根据实施例的全局命令发生器；图13示出了根据实施例的主芯片中的局部读取控制路径和全局读取控制路径；图14示出了根据实施例的TSV输入/输出(I/O)模块，其设计成使得主芯片的路径与从芯片的路径可彼此不同。图15A和15B分别示出了根据实施例的包括不同元件的逻辑电路，这些元件符合基于包括具有相同物理性能的电路的芯片中多层的设计目的；图16示出了根据实施例的一个结构中的电晶片(Die)分类(EDS)级测试路径和封装级测试路径，其中主芯片和第一从芯片层叠在一起；图17和18分别示出了包括不同I/O类型(即输入态/输出态/三态)的逻辑电路，它们符合基于包括具有相同物理性能的电路的芯片中多层的设计目的；图19示出了根据实施例的TSV到凸块气接方法，其防止凸块到晶圆后侧短路；图20示出了根据实施例的TSV到凸块气接方法，其防止凸块到晶圆后侧短路；图21示出了根据实施例的层叠半导体芯片中的电路方块图，其用于晶圆测试中并可在封装工艺完成后停用；以及图22示出了根据实施例的逻辑电路，其中在芯片识别熔丝被切除后可使用探针测试点对晶圆进行测试。
具体实施例方式现在对示例性实施例进行详细的描述，这些示例性实施例如附图所示。然而，这些示例性实施例不限于下面示出的实施例，这里的实施例仅是被引入以提供对示例性实施例范围和精神的容易和完整理解。在这些附图中，为清楚起见，层和区域的厚度被放大。并且附图中的多种元件和区域被示意性地标出。因此，本发明构思不限于附图中绘出的相对尺寸或距离。附图中相似的附图标记表示相似的元件，并且因此不再重复对它们进行描述。应当理解的是，当元件或层被提及到“位于”、“连接到”、“耦合到”、“邻近”其它元件或层时，其可以直接地位于、连接到、耦合到或邻近其它元件或层，或者是可存在中间元件或层。相反地，当元件被提及到“直接地位于”、“直接地连接到”、“直接地耦合到”、“直接地邻近”其它元件或层或者类似描述时，则不存在中间元件或层。相似的附图标记从始至终都表示相似的元件。这里使用的术语“和/或”包括一个或多个相关列出术语的任意和所有组合。应当理解的是，尽管术语第一、第二、第三等可用在这里描述多个元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应限于这些术语。这些术语仅用于区别一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分。因此，下面讨论的第一元件、部件、区域、层或部分也可被称作为第二元件、部件、区域、层或部分，这并不脱离本发明构思的教义。
如“之下”、“低于”、“下部”、“之上”、“上部”等的空间相对术语在此可被用于简便地描述图中所示的一个元件或结构与另一个元件或结构的关系。应当理解的是，这些空间相对术语还包括器件在使用或操作中处于如图所示的位置之外的不同位置。例如，如果图中的器件翻转，描述为“低于”或“之下”其它元件或结构的元件将会位于所述其它元件或结构之上。因此，术语“低于”可包括之上和之下两个方位。否则，器件可被定位(旋转90 度或定位在其它位置)以及这里使用的空间相对描述可相应地解释。这里使用的术语仅用于描述特定实施例的目的，并且并不意在限制本发明构思。 这里所使用的单数形式“一个”以及“该”意在也包括复数形式，除非文中明确地指示不包括复数形式。应当进一步理解的是，对于术语“包括”和/或“包含”，当它们用在说明书中时，说明存在规定结构、整体、步骤、操作、元件、和/或部件，但是并不排除出现或者增加一个或多个其它结构、整体、步骤、操作、元件、部件、和/或其组。这里参考剖面性或透视性视图来描述实施例，这些视图是理想实施例(以及中间结构)的示意性视图。因此，可以预料到由于例如制造技术和/或公差的原因而在形状上与示意视图有一定的差异。因此，实施例应当被构造为不限于这里示出的区域的特定形状， 而是还包括从例如制造原因而形成的形状偏差。例如，示出的具有尖锐边缘的边缘或角部区域可具有一定的圆形或弯曲形状。类似地，示出的为圆形或球形的元件可以是椭圆形或者可具有一定的直线或平坦部分。因此，附图中示出的区域本质上是示意性的，并且它们的形状并不意在限制公开实施例的范围。除非相反地限定，这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域技术人员的通常理解相同的含义。应当进一步理解的是，这些术语，如在通常使用词典中定义的那些，应当被解释为具有与其在相关技术文章中含义一致的含义，并且不应以理想化的或过度刻板的方式进行解释，除非这里有明显的限定。图1示出了根据一个实施例的三维(3D)半导体器件100。三维(3D)半导体器件 100包括多个芯片110、120、130和140的层叠，它们配置在一个封装中，该多个芯片110、 120、130和140通过基板贯通孔(TSV)连接部160进行通信。该多个芯片110、120、130和 140层叠在基板150上。基板150可以为例如印刷电路板(PCB)(如聚酰亚胺、FR4等)或其它类型的基板。每个TSV连接部包括位于该多个芯片110、120、130和140中的每一个芯片中的基板贯通孔，其连接以形成单个节点，其中每个基板贯通孔包括穿过该芯片基板的至少一部分的贯通孔，该基板贯通孔也可(如图所示)穿透整个芯片。当基板贯通孔穿透该基板但并不穿透整个芯片时，该芯片还可包括将该基板贯通孔连接到芯片上表面的芯片焊盘或端子的导线。当该基板是硅基板时(如由结晶硅晶圆制成，其中在该晶圆上/内通过半导体工艺形成内部电路)，该基板贯通孔可以是硅硅贯通孔。该基板贯通孔还可通过在半导体芯片制造中使用的其它基板形成，如绝缘器上硅、锗、锗化硅，砷化锗(GaAs)等。为简单起见在图1中仅示出了两个TSV连接部160。TSV连接部160可包括一个或多个数据用电极、一个地址用电极、命令用电极、电源用电极、接地用电极等。第一到第四芯片110、120、130和140每个均包括第一表面112、122、132、142，它们分别是第一到第四芯片110、120、130和140的顶部表面，以及包括第二表面114、1对、1；34 和144，它们分别是第一到第四芯片110、120、130和140的底部表面。在图1中，由于这些芯片是以面朝下的方式层叠在一起的，芯片的顶部表面位于其芯片的相应底部表面之下。第一到第四芯片110、120、130和140的电路图案111(未示出)可设置在第一表面112、122、 132和142上。第二表面114、124、134和144为第一到第四芯片110、120、130和140的晶
圆后侧部。在这个例子中，第一芯片110直接地层叠在基板150上并用作主芯片。第二到第四芯片120、130和140层叠在主芯片110上并用作第一到第三从芯片。主芯片110和第一到第三从芯片120、130和140可以是相同类型或不同类型的芯片。例如，主芯片110和从芯片120、130和140可采用相同的掩模设计制成，采用相同制造工艺通过晶圆制备而沉积在钝化层上。因此，电路设计可以是相同的。可选地，可对主芯片110和从芯片120、130和 140使用不同的电路设计。主芯片110和第一到第三从芯片120、130和140通过TSV连接部160彼此连接在一起。形成在主芯片Iio的第一表面112上的电极焊盘116a和116b通过凸块170a和 170b而连接到主芯片110的电路图案111并连接到形成在基板150上的端子或电极15 和152b。形成在基板150上的电极15 和152b通过贯通孔15 和154b而连接到基板导线156a和156b以及焊接凸块158a和158b。焊接凸块158a和158b可连接到位于系统印刷电路板上的导线以形成通路，如存储模块电路板，从而将3D半导体器件100与外部设备 (未示出)相连接。第一到第三从芯片120、130和140的外部连接部不连接到该通路，而是仅连接到形成在主芯片Iio上的电极焊盘116a和116b。因此，只有主芯片110具有通路负载，并且与该3D半导体器件100通信的设备仅能观测到主芯片110的通路负载而不是所有四个芯片110、120、130和140的通路负载。与芯片以封装方式简单地层叠在一起的情况如双晶片封装(DDP)或四晶片封装(QDP)相比，第一到第三从芯片120、130和140对于通路是去负载耦合的，从而使得数据输入/输出速度可得到提高。当主芯片110和第一到第三从芯片120、130和140为相同类型的芯片时，多个电路模块共用该主芯片110，如延迟同步电路模块、数据输入/输出电路模块、时钟电路模块等，此时第一到第三从芯片120、130和140的电路模块可不被使用并且因此处于关断状态。 当主芯片110和第一到第三从芯片120、130和140为不同类型的芯片时，共用该主芯片110 的电路模块可不在第一到第三从芯片120、130和140中设计和复制。与如DDP或QDP之类的芯片以传统封装方式简单地层叠在一起的情况相比，第一到第三从芯片120、130和140 的功率消耗可以降低。并且，当主芯片110和第一到第三从芯片120、130和140是不同类型的芯片时，由于主芯片110的电路模块可不在第一到第三从芯片120、130和140中实现和复制，所以第一到第三从芯片120、130和140的尺寸可小于主芯片110的尺寸。下面参考附图2到6来详细地描述用于设置TSV位置的可选方案(下面称作为 “用于设置TSV界面(boundary)的可选方案”)，当主芯片110和第一到第三从芯片120、130 和140为相同类型芯片时，通过该可选方案可实现第一到第三从芯片120、130和140的去负载耦合效应。将会在附图2中描述的半导体存储器件200可等效于主芯片110以及第一到第三从芯片120、130和140。图2是示例性半导体存储器件200的方块图。参考图2，例如半导体存储器件200 可以是动态随机存取存储(DRAM)芯片。半导体存储器件200包括其中配置有多个存储单元的存储单元阵列块DRAM核心205、寻址该多个存储单元的行译码器ROWDEC 237以及列译码器COLDEC 238、以及在存储单元阵列块DRAM核心205中写入数据并从其中读取数据的数据输入/输出驱动/感测放大器I0DRV/I0SA 220。进一步，半导体存储器件200还包括数据输入/输出焊盘DQ、数据选通焊盘DQS、时钟焊盘CLK、命令焊盘CMD、以及地址焊盘ADDR。 焊盘 DQ、DQS、CLK、CMD、以及 ADDR 分别连接到缓冲器 210,212,226,228,230,232 和 240。缓冲器230、232、240为输入缓冲器，其被连接以接收从芯片200的外部源输入的地址、命令和时钟信号。在这个例子中，缓冲器230、232和240直接地连接到地址芯片焊盘 (ADDR)、命令芯片焊盘(CMD)和时钟芯片焊盘CLK。缓冲器210和2 构成数据输入/输出缓冲器，它们被连接以分别从芯片200的外部源接收数据以及输出数据到该外部源。在这个例子中，缓冲器210和2 直接地连接到DQ芯片焊盘。缓冲器212被连接以接收来自芯片200的外部源的数据选通信号，以及缓冲器2 被连接以输出数据选通信号到芯片200的外部源。缓冲器210、212、226、228、230、232和240中的每个可包括多个缓冲电路部件中的一个或多个，以分别接收或发送其自身信号(每个缓冲电路部件可以是缓冲其自身单个信号的缓冲器)。例如，地址缓冲器230可包括18个缓冲电路部件，每个部件缓冲提供在各自地址芯片焊盘上的各自地址信号A0-A17。缓冲器210、212、2洸、2沘、230、232和MO中的每个是否包括连接到多个芯片焊盘的多个缓冲器电路部件取决于芯片200的设计考虑，并且本发明不应被考虑为限于任何特定的缓冲器实施结构，除非有特别的说明。相似地，触发器FF 213、234和233可包括与缓冲器电路部件数量对应数量的多个触发器，其中各个触发器213、2；34或233分别连接到这些缓冲器电路部件。缓冲器210、212、226、228、230、232和 240可被设计为通过差分信号与外部源通信，在这种情况下，每个缓冲器电路部件可连接到两个芯片焊盘并用于将单端信号变换为差分信号(如果配置为输出外部信号)，或将差分信号变换为单端信号(如果配置为输入外部信号)。数据缓冲器210可包括η个缓冲器电路部件，其中每个连接到η个数据I/O焊盘 DQ中的对应一个。顺序地输入到数据输入/输出焊盘DQ的多片η比特数据被传输到数据输入缓冲器210，以及被触发器FF 213锁存并顺序地输出到串并转换器DeSER 214。串并转换器DeSER 214顺序地接收m片η比特数据，并将该m片η比特数据输出为mXn比特并行数据。该串并转换器可通过η个串行到并行转换器来实现，这些转换器通过缓冲器210操作从η个数据I/O焊盘DQ中的对应一个接收到的m个顺序输入比特数据。mXn比特并行数据通过写入数据对准电路Wd ALIGN 216传输到数据输入/输出驱动/感测放大器IODRV/ IOSA 220，该写入数据对准电路Wd ALIGN 216可调整m片η比特并行数据相对于存储单元阵列块DRAM核心205的行的位置。例如，Wd ALIGN 216可重新配置用于从DRAM核心205 接收数据的局部I/O总线上的m片m比特并行数据。多片η比特数据可从DRAM核心205读取。例如，从存储单元阵列块DRAM核心205输出的并行读取数据可包括m片η比特数据。 该mXn并行数据可被数据输入/输出驱动/感测放大器I0DRV/I0SA 220放大。m片η比特数据的相对位置可通过读取数据对准电路222(下面称作为读取先入/先出(FIFO))进行调整。串行化器SER 2M可将并行mXn比特数据转换为顺序的m片η比特数据。串行化器SER 224可包括η组并行到串行转换器，其中每个转换器操作mXn并行数据的m比特。 顺序的m片η比特数据通过串行化器SER 2Μ顺序地输出到数据输出缓冲器228，并且因此输出到η个数据I/O芯片焊盘DQ。作为一个例子，I/O数据焊盘DQ的数量可以是16 (η =16)以及内部数据总线宽度可以为U8(m= 128)。作为另一个例子，数据I/O芯片焊盘的数量可以为4(n = 4)以及内部数据总线宽度可以为16或32(m = 4或8)。数据I/O芯片焊盘的数量可以大于16，如为32或者更多(n = 32或η大于32)。可在本发明中实现的数据I/O焊盘结构的示例性细节可参见美国专利6930939以及7855926，它们整体引入于本发明作为参考。 输入到数据选通焊盘DQS的数据选通信号在通过数据输入缓冲器212后生成为输入数据选通信号，并用于控制触发器FF 213和串并转换器214。由半导体存储器件200的内部电路的操作所产生的输出数据选通信号通过输出缓冲器2 输出到数据选通焊盘DQS。
输入到地址焊盘ADDR的地址信号通过数据输入缓冲器230和触发器FF 233而传输到地址缓冲器ADDRQ 235。输入到命令焊盘CMD的命令信号通过数据输入缓冲器232和触发器FF 234而传输到命令缓冲器和命令译码器CMDDEC CMDQ 236。传输到地址缓冲器 ADDRQ 235的地址信号以及传输到命令缓冲器和命令译码器CMDDEC CMDQ 236的命令信号传输到行译码器ROWDEC 237和列译码器COLDEC 238，并用于激活字线和位线以选择存储单元。进一步，在命令缓冲器和命令译码器CMDDEC CMDQ 236中产生的命令控制信号被传输到缓冲器控制及时钟门控(gating)电路BUFFCONTROL&CLK GATING 250，并用于产生缓冲器控制信号和时钟门控信号。输入到时钟焊盘CLK的时钟信号通过数据输入缓冲器MO而被传输到时钟发生器及缓冲器电路CLK M2，并生成为多个内部时钟信号。在该时钟发生器和缓冲器电路CLK 242中产生的该多个内部时钟信号用于控制命令缓冲器及命令译码器CMDDEC CMDQ 236以及写入数据对准电路W ALIGN216。并且，内部时钟信号被提供给延迟同步电路DLL 260 并用于控制串行化器SER 224和延迟控制器洸2。延迟控制器262控制读取FIFO Rd FIFO 222以响应在命令缓冲器和命令译码器CMDDEC CMDQ 236中产生的命令信号。在缓冲器控制及时钟门控电路BUFF C0NTR0L&CLK GATING 250中产生的缓冲器控制信号和时钟门控信号用于控制时钟发生器及缓冲器电路CLKM2、延迟同步电路DLL沈0、以及数据输入/输出缓冲器 210,212,226,228,230,232 和 240。尽管在上面的例子中数据芯片焊盘DQ、命令芯片焊盘CMD以及地址芯片焊盘ADDR 被描述为分离的并彼此分开，但是这些数据、地址和/或命令信号可在共用芯片焊盘上被接收并被多路复用从而各自锁存(例如，如通过触发器电路233、234和213)。3D半导体器件中的TSV界面可在一个或多个信号路径上形成，如数据输入路径、 数据输出路径、命令/地址路径、时钟路径、延迟/DLL路径等。下面的描述是结合这样的3D 半导体器件100来进行的，即其主芯片110和从芯片120、130和140与半导体存储器件200 是相同的。然而，本发明和说明书可应用于这样的半导体芯片层叠，其中主和从芯片是相同的但是具有与半导体存储器件200的芯片不同的设计，或者其中主芯片与从芯片不同，和/ 或其中一部分或全部从芯片的设计彼此不同并且主芯片与所有或仅一些从芯片不同。图3是示出了位于如图1所示的3D半导体器件100的数据路径上的基板贯通孔 (TSV)连接部界面的多个可选方案的方块图。用于每个芯片110、120、130和140的数据输入路径包括数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212、串并转换器DeSER 214、写入数据对准电路Wd ALIGN 216、数据输入/输出驱动 /感测放大器I0DRV/I0SA220、以及存储单元阵列块DRAM核心205。
在数据输入路径上，TSV连接部160的位置可在几个界面可选方案中设置。图3示出了 TSV位置的5个可选方案(方案I - V )。应当注意的是，一个可选方案(方案I - V 中的一个)就足以实现从主芯片到从芯片数据输入路径的TSV连接部。尽管图3中示出的多种可选方案并不是相互排除的，但是单个可选方案可在特定的3D半导体器件中实现以及并不需要实现其它剩余可选方案。然而，为了易于说明，所有的可选方案都在单个图中示出ο方案I表示穿过每个数据输入/输出焊盘DQ的TSV连接部以及穿过数据选通焊盘DQS的TSV连接部。可选地，方案I的TSV连接部可实现在数据输入/输出焊盘DQ与缓冲器210之间的信号路径(如连接到数据输入/输出焊盘DQ的导线)的任何地方，以及相似地，在芯片焊盘DQS和缓冲器212之间的信号路径之间的任何地方。因此，如果芯片110、 120、130和140的设计提供16个DQ I/O焊盘DQO-DQ 15以及一个DQS芯片焊盘，则方案I 表示穿过芯片110、120、130和140的DQO的TSV连接部、穿过这些芯片的DQl的TSV连接部、以及用于这些芯片的DQn输入/输出芯片焊盘群的每一个的各个TSV连接部。方案I 还可包括穿过芯片110、120、130和140中每一个的每个DQS芯片焊盘的TSV连接部。方案II表示分别连接位于对应的数据输入缓冲器210与触发器FF 213(用于数据信号)之间的每个芯片的几个对应数据信号路径的TSV连接部160，以及连接到每个芯片的数据选通输入缓冲器212的输出的TSV连接部。方案III表示分别连接位于对应的触发器FF 213的输出之间以及位于串并转换器DeSER 214和/或写入数据对准电路Wd ALIGN 216之前的每个芯片的几个对应数据信号路径的TSV连接部160。方案IV表示分别连接位于串并转换器DeSER 214和/或写入数据对准电路W ALIGN 216的输出与数据输入/输出驱动/感测放大器I0DRV/I0SA 220之间的每个芯片的几个对应数据信号路径的TSV连接部160。可以理解的是，本发明可以应用于没有串并转换器DeSER214和写入数据对准电路Wd ALIGN 216的芯片设计场合。在这种情况下，方案III和方案IV可表示相同的TSV连接部160。方案V表示分别连接位于数据输入/输出驱动/感测放大器I0DRV/I0SA 220与存储阵列(包括DRAM 205)之间的每个芯片的几个对应数据信号路径的TSV连接部160。当主芯片110和第一到第三从芯片120、130和140层叠并且TSV连接部160如方案I、方案II、方案III、方案IV和方案V那样布置时，第一到第三从芯片120、130和140的一些电路可不使用。例如，当TSV 160的位置设置在数据输入/输出焊盘之后时(方案I的可选实施)，可不使用(或不需要使用)第一到第三从芯片120、130和140的数据输入/输出焊盘DQ和数据选通焊盘DQS。主芯片110的数据输入/输出焊盘DQ以及数据选通焊盘 DQS可被第一到第三从芯片120、130和140共用，并且第一到第三从芯片120、130和140可通过主芯片110的数据输入/输出焊盘DQ以及对应的TSV连接部160来接收数据。主芯片110的数据输入/输出焊盘DQ以及数据选通焊盘DQS可连接到3D半导体器件100 (参见图1)的电极焊盘116a和116b。当TSV连接部160的位置被设置为如第二界面方案II时，第一到第三从芯片120、 130和140的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210以及数据选通输入缓冲器212都不需要使用。主芯片110的数据输入/输出焊盘DQ、数据选通焊盘DQS、 数据输入缓冲器210以及数据选通输入缓冲器212可被第一到第三从芯片120、130和140共用。
当TSV连接部160的位置被设置为如第三界面方案III时，第一到第三从芯片120、 130和140的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212以及触发器FF 213都不需要使用。主芯片110的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212以及触发器FF 213可被第一到第三从芯片120、130和140共用。当TSV连接部160的位置被设置为如第四界面方案IV时，第一到第三从芯片120、 130和140的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212、触发器FF 213、串并转换器214、以及写入数据对准电路Wd ALIGN 216都不需要使用。主芯片110的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、 数据选通输入缓冲器212、触发器FF 213、串并转换器214、以及写入数据对准电路WdALIGN 216可被第一到第三从芯片120、130和140共用。当TSV连接部160的位置被设置为如第五界面方案V时，第一到第三从芯片120、 130和140的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212、触发器FF 213、串并转换器214、写入数据对准电路Wd ALIGN 216、以及数据输入/输出驱动/感测放大器I0DRV/I0SA 220都不需要使用。主芯片110的数据输入/输出焊盘DQ、数据选通焊盘DQS、数据输入缓冲器210、数据选通输入缓冲器212、触发器FF213、串并转换器214、写入数据对准电路Wd ALIGN 216、以及数据输入/输出驱动/感测放大器I0DRV/I0SA 220可被第一到第三从芯片120、130和140共用。对于方案I、方案 II、方案III、方案IV和方案V中的每一种方案，自芯片焊盘到从芯片内部数据输入路径的一位置处的从芯片数据输入路径的一部分可不使用。例如，当该3D半导体器件被封装在半导体封装内时(如被包在保护模制材料中)，数据芯片焊盘DQ可不具有任何外部导体连接部以及任何用于输入数据信号的信号连接部。方案I、方案II、方案III、方案IV和方案V中，从数据输出路径的内部位置到芯片焊盘DQ的数据输出路径的一部分可不使用。例如，当该3D半导体器件被封装在半导体封装内时(如被包在保护模制材料中)，数据芯片焊盘DQ可不具有任何外部导体连接部以及不能传输封装外部的数据信号。表1示出了当在具有四个数据I/O芯片焊盘DQ的芯片110、120、130和140的数据输入路径上实现方案I、方案II、方案III、方案IV和方案V的TSV连接部160时，采用器件 200作为主芯片110以及作为从芯片120、130和140的3D半导体器件100的比较例子的特性。[表 1]
权利要求
1.一种半导体存储芯片，包括数据芯片焊盘；连接到该数据芯片焊盘的数据输入缓冲器；连接到该数据输入缓冲器从而锁存该数据输入缓冲器输出的数据的锁存器；以及存储单元阵列；其中，该数据输入缓冲器和锁存器为从该数据芯片焊盘到该存储单元阵列的第一数据写入路径的一部分，以及其中，该半导体存储芯片还包括基板贯通孔，该基板贯通孔电连接到该第一数据写入路径的电气节点以形成包括该第一数据写入路径一部分的第二数据写入路径，该第二数据写入路径从该数据芯片焊盘之外的芯片端子延伸到该存储单元阵列。
2.权利要求1的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点包括该数据芯片焊盘。
3.权利要求1的半导体存储芯片，其中该基板贯通孔接触该数据芯片焊盘。
4.权利要求1的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一数据写入路径中的该数据输入缓冲器与该锁存器之间。
5.权利要求1的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一数据写入路径中的该锁存器与该存储单元阵列之间。
6.权利要求1的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一数据写入路径中的该数据芯片焊盘与该数据输入缓冲器之间。
7.权利要求1的半导体存储芯片，还包括串并转换器，该串并转换器连接到该锁存器以顺序地接收m片η比特数据并将该m片 η比特数据输出为mXn比特并行数据；写入数据对准电路，该写入数据对准电路接收该串并转换器输出的该mXn比特并行数据，以及被配置为相对于该存储器单元阵列的行来调整该mXn比特并行数据的位置；局部感测放大器，该局部感测放大器接收该mXn比特数据并放大该mXn比特数据；以及局部输入/输出数据总线，该局部输入/输出数据总线接收来自该局部感测放大器的、 放大的mXn比特数据，以及将该放大的mXn比特数据提供给该存储单元阵列。
8.权利要求7的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该局部感测放大器与该锁存器之间。
9.权利要求7的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该局部感测放大器与该写入数据对准电路之间。
10.权利要求7的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该串并转换器与该锁存器之间。
11.权利要求7的半导体存储芯片，其中该基板贯通孔电连接到该局部输入/输出数据总线。
12.—种半导体存储芯片，其包括数据芯片焊盘；连接到该数据芯片焊盘的数据输出缓冲器；存储单元阵列；以及锁存器，该锁存器连接到该存储单元阵列从而锁存该存储单元阵列输出的数据，并将该锁存的数据提供给该数据输出缓冲器；其中，该锁存器和数据输出缓冲器为从该存储单元阵列到该数据芯片焊盘的第一数据读取路径的一部分，以及其中，该半导体存储芯片还包括基板贯通孔，该基板贯通孔电连接到该第一数据读取路径的电气节点以形成包括该第一数据读取路径一部分的第二数据读取路径，该第二数据读取路径从该数据芯片焊盘之外的芯片端子延伸到该存储单元阵列。
13.权利要求12的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点包括该数据芯片焊盘。
14.权利要求12的半导体存储芯片，其中该基板贯通孔接触该数据芯片焊盘。
15.权利要求12的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一数据读取路径中的该锁存器与该存储单元阵列之间。
16.权利要求12的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点为该锁存器的数据节点。
17.权利要求12的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一数据读取路径中的该锁存器与该数据输出缓冲器之间。
18.权利要求12的半导体存储芯片，还包括从该存储单元阵列接收m片η比特数据的局部输入/输出数据总线； 局部感测放大器，该局部感测放大器被配置来接收并放大来自该局部输入/输出数据总线的该m片η比特数据，并将该放大的m片η比特数据提供给该锁存器；以及串行化器，该串行化器连接到该锁存器以接收该m片η比特数据，并将该m片η比特数据输出为顺序的m片η比特数据。
19.权利要求18的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一数据读取路径中的该局部感测放大器与该锁存器之间。
20.权利要求18的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一数据读取路径中的该锁存器与该串行化器之间。
21.权利要求18的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一数据读取路径中的该串行化器与该数据输出缓冲器之间。
22.权利要求18的半导体存储芯片，其中该基板贯通孔电连接到该局部输入/输出数据总线。
23.一种半导体存储芯片，其包括 芯片焊盘；连接到该芯片焊盘的输入缓冲器；连接到该输入缓冲器从而锁存该输入缓冲器的输出的锁存器； 存储单元阵列；被配置为存取该存储单元阵列的选中行的行译码器； 被配置为存取该存储单元阵列的选中列的列译码器；其中，该输入缓冲器和锁存器为从该芯片焊盘到第一译码器的第一信息输入路径的一部分，该第一译码器包括该行译码器或列译码器；其中，该第一信息路径包括地址路径和命令路径中的至少一个，以及其中该半导体存储器芯片还包括基板贯通孔，该基板贯通孔电连接到该第一信息输入路径的电气节点，以形成包括该第一信息输入路径的一部分的第二信息输入路径，该第二信息输入路径从该芯片焊盘之外的芯片端子延伸到该第一译码器。
24.权利要求23的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点包括该芯片焊盘。
25.权利要求23的半导体存储芯片，其中该基板贯通孔接触该芯片焊盘。
26.权利要求23的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一信息输入路径中的该输入缓冲器与该锁存器之间。
27.权利要求23的半导体存储芯片，还包括命令译码器，该命令译码器连接到该锁存器，以从该锁存器接收命令信息，并且该命令译码器包括用于控制该第一译码器的输出；其中该基板贯通孔电连接到的该电气节点插在该第一信息输入路径中的该锁存器与该命令译码器之间。
28.权利要求23的半导体存储芯片，还包括地址缓冲器，该地址缓冲器连接到该锁存器，以从该锁存器接收地址信息，并且该地址缓冲器包括用于输出地址到该第一译码器的输出；其中该基板贯通孔电连接到的该电气节点插在该第一信息输入路径中的该锁存器与该地址缓冲器之间。
29.权利要求23的半导体存储芯片，还包括命令译码器，该命令译码器连接到该锁存器以从该锁存器接收命令信息，并且该命令译码器包括用于控制该第一译码器的输出；其中该基板贯通孔电连接到的该电气节点插在该第一信息输入路径中的该命令译码器与该第一译码器之间。
30.权利要求23的半导体存储芯片，还包括地址缓冲器，该地址缓冲器连接到该锁存器以从该锁存器接收地址信息，并且该地址缓冲器包括用于输出地址到该第一译码器的输出；其中该基板贯通孔电连接到的该电气节点插在该第一信息输入路径中的该地址缓冲器与该第一译码器之间。
31.权利要求23的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一信息输入路径中的该第一译码器与该存储单元阵列之间。
32.—种半导体存储芯片，包括 时钟芯片焊盘；具有连接到该时钟芯片焊盘的输入的时钟缓冲器；具有连接到该时钟缓冲器的输出的输入并具有输出以提供内部时钟信号的内部时钟发生器；命令译码器，其具有输入以接收该内部时钟发生器输出的该内部时钟信号； 存储单元阵列；行译码器，其响应于该命令译码器，被配置为存取该存储单元阵列的选中行；以及列译码器，其响应于该命令译码器，被配置为存取该存储单元阵列的选中列；其中该输入缓冲器和该锁存器为从该时钟芯片焊盘到该命令译码器的第一时钟路径的一部分，其中该半导体存储芯片还包括基板贯通孔，该基板贯通孔电连接到该第一时钟路径的电气节点以形成包括该第一时钟路径的一部分的第二时钟路径，该第二时钟路径从该时钟芯片焊盘之外的芯片端子延伸到该命令译码器。
33.权利要求32的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点包括该时钟芯片焊盘。
34.权利要求32的半导体存储芯片，其中该基板贯通孔接触该时钟芯片焊盘。
35.权利要求32的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一信息输入路径中的该时钟缓冲器与该内部时钟发生器之间。
36.权利要求32的半导体存储芯片，其中该基板贯通孔电连接到的该电气节点插在该第一信息输入路径中的该内部时钟发生器与该命令译码器之间。
37.一种半导体集成电路，包括芯片焊盘；存储单元阵列；被配置为选择该存储单元阵列的单元的译码器；以及在该芯片焊盘与存储单元阵列和该译码器中的至少一个之间延伸的第一信息路径；基板贯通孔，该基板贯通孔从该芯片焊盘之外的芯片端子延伸到该第一信息路径的节点，以形成包括该第一信息路径的一部分以及该基板贯通孔的第二信息路径；具有识别该半导体集成电路为主芯片或从芯片的芯片识别输出的芯片识别可编程电路；选择电路，其响应识别该集成电路为主芯片的芯片识别输出，以选择包括该芯片焊盘的该第一信息路径作为与该集成电路进行外部通信的通信路径，以及该选择电路响应识别该集成电路为从芯片的芯片识别输出以选择包括该硅贯通孔的该第二信息路径作为与该集成电路进行外部通信的通信路径。
38.权利要求37的半导体集成电路，其中该选择电路被配置为任何一次中仅选择该第一信息路径与该第二信息路径中的一个。
39.权利要求37的半导体集成电路，其中该芯片焊盘为数据焊盘，以及该第一信息路径为从该芯片焊盘延伸到该存储单元阵列的数据输入路径。
40.权利要求37的半导体集成电路，其中该芯片焊盘为数据焊盘，以及该第一信息路径为从该存储单元阵列延伸到该数据焊盘的数据输出路径。
41.权利要求37的半导体集成电路，其中该芯片焊盘为命令焊盘，以及该第一信息路径为从该命令焊盘延伸到该译码器的命令路径。
42.权利要求37的半导体集成电路，其中该芯片焊盘为地址焊盘，以及该第一信息路径为从该地址焊盘延伸到该译码器的地址路径。
43.权利要求37的半导体集成电路，其中该选择电路包括多路器，该多路器的信息输入和第一信息输出为该第一信息路径的一部分，该多路器的信息输入和第二信息输出为该第二信息路径的一部分，以及该多路器的控制输入响应于该芯片识别输出以将该信息输入连接到第一信息输出和第二信息输出中的一个。
44.权利要求37的半导体集成电路，其中该硅贯通孔直接地连接到包括该多路器的第二信息输出的节点。
45.权利要求37的半导体集成电路，其中该选择电路包括三态驱动器，其具有输入、输出和高阻抗控制输入，其中该三态驱动器的输入和输出包括该第一信息路径的一部分，以及当该芯片识别输出识别到该集成电路为从芯片时，该控制输入响应该芯片识别输出以将该三态驱动器的输出配置为高阻抗状态。
46.权利要求37的半导体集成电路，其中该芯片识别可编程电路包括一个或多个熔丝。
47.权利要求37的半导体集成电路，其中该芯片识别可编程电路包括模式寄存器组件，其可通过外部命令进行编程。
48.一种半导体封装，包括与第二芯片层叠的至少第一芯片，该第一和第二芯片具有相同的电路设计，该第一和第二芯片的每一个均包括 芯片焊盘； 存储单元阵列；被配置为选择该存储阵列的单元的译码器；在该芯片焊盘与该存储单元阵列和该译码器中的至少一个之间延伸的第一信息路径；基板贯通孔，该基板贯通孔从该芯片焊盘之外的芯片端子延伸到该第一信息路径的节点，以形成包括该第一信息路径的一部分以及该基板贯通孔的第二信息路径；以及具有芯片识别输出以识别该芯片为主芯片或从芯片的芯片识别可编程电路； 其中该第一芯片的基板贯通孔连接到该第二芯片的基板贯通孔，以包括该半导体封装的基板贯通孔连接部，其中该第一芯片的芯片识别可编程电路识别该第一芯片为主芯片； 其中该第二芯片的芯片识别可编程电路识别该第二芯片为从芯片，其中该从芯片根据通过该基板贯通孔连接部接收到的信号而响应于该主芯片。
49.权利要求48的封装，其中该第一和第二芯片中每个的芯片识别可编程电路包括熔丝组件。
50.权利要求48的封装，其中该第一和第二芯片中每个的芯片识别可编程电路包括模式寄存器组件。
51.权利要求48的封装，其中该第一和第二芯片的每一个均包括 多个数据芯片焊盘； 多个数据输入缓冲器； 以及多个数据锁存器，其中每个数据芯片焊盘连接到各自的数据输入缓冲器，每个数据输入缓冲器连接到数据输入路径的第一部分处的对应数据锁存器，其中该封装还包括多个第一基板贯通孔连接部，每个第一基板贯通孔连接部包括连接到该第二芯片的基板贯通孔的该第一芯片的基板贯通孔，每个第一基板贯通孔连接部连接到该第一芯片的数据输入路径的对应第一部分以及该第二芯片的数据输入路径的相应第一部分。
52.权利要求48的封装，其中该第一和第二芯片的每一个均包括 多个数据芯片焊盘； 多个数据输入缓冲器； 多个数据锁存器； 数据选通焊盘；以及具有连接到该数据选通焊盘的输入和连接到该多个数据锁存器的控制输入的输出的数据选通缓冲器，其中每个数据芯片焊盘连接到对应数据输入缓冲器，每个数据输入缓冲器连接到对应数据锁存器，以及其中该封装的基板贯通孔连接部连接该第一芯片的数据选通缓冲器的输出以及该第二芯片的数据选通缓冲器的输出。
53.权利要求48的封装，其中该第一和第二芯片的每一个均包括 时钟焊盘；具有连接到该时钟焊盘的输入的时钟缓冲器；以及内部时钟发生器，其具有连接到该时钟缓冲器的输出的输入，其中该封装的基板贯通孔连接该第一芯片的时钟缓冲器的输出以及该第二芯片的时钟缓冲器的输出。
54.权利要求48的封装，其中该第一和第二芯片的每一个均包括 多个地址芯片焊盘； 多个地址输入缓冲器； 多个地址锁存器； 时钟焊盘；具有连接到该时钟焊盘的输入以及连接到该多个地址锁存器的控制输入的输出的时钟缓冲器，其中每个地址芯片焊盘连接到对应地址输入缓冲器，每个地址输入缓冲器连接到地址路径的第一部分处的对应地址锁存器，以及其中该封装还包括多个第一基板贯通孔连接部，每个第一基板贯通孔连接部包括连接到该第二芯片的基板贯通孔的该第一芯片的基板贯通孔，每个第一基板贯通孔连接部连接到该第一芯片的地址路径的对应第一部分以及该第二芯片的地址路径的相应第一部分。
55.权利要求48的封装，其中该第一和第二芯片均包括 命令焊盘；具有连接到该命令焊盘的输入的缓冲器；以及命令译码器，其具有连接到该缓冲器的输出的输入，其中该封装的基板贯通孔连接部连接该第一芯片的缓冲器的输出以及该第二芯片的缓冲器的输出。
56.权利要求48的封装，其中该第一和第二芯片均包括用于锁存该存储单元阵列输出的数据的多个数据锁存器；其中该封装还包括多个第一基板贯通孔连接部，每个第一基板贯通孔连接部包括连接到该第二芯片的基板贯通孔的该第一芯片的基板贯通孔，每个第一基板贯通孔连接部连接到该第一芯片的对应数据锁存器的数据节点以及该第二芯片的对应数据锁存器的相应数据节点。
57.权利要求48的封装，其中该第一和第二芯片的每个均包括解多路器，该解多路器包括接收来自存储单元阵列的数据的输入；连接到第一信号线的第一输出；连接到第二信号线的第二输出；以及响应于该芯片识别输出而接收信号的控制输入，该解多路器被配置为当该芯片被该芯片识别输出识别为主芯片时选择该第一输出，以及被配置为当该芯片被该芯片识别输出识别为从芯片时选择该第二输出；以及多路器，该多路器包括连接到该第一信号线的第一输入；连接到第二信号线的第二输入；以及连接到数据锁存器的输出，其中该基板贯通孔连接部连接该第一芯片和第二芯片的该第二信号线。
58.一种半导体器件，包括第一半导体芯片，具有第一基板贯通孔和在该第一半导体芯片的第一表面处连接到该第一基板贯通孔的贯通孔焊盘；第二半导体芯片，具有在该第二芯片的第一表面之上延伸第一距离的第二基板贯通孔；以及凸块，其中该第一半导体芯片与该第二半导体芯片层叠，该第一半导体芯片的第一表面面对该第二半导体芯片的第一表面；其中该凸块与该第一半导体芯片的贯通孔焊盘将该第一基板贯通孔连接到该第二基板贯通孔，以及其中该凸块的高度小于该第一距离。
59.权利要求58的半导体器件，其中该凸块高度与该第一距离的比值小于0.5。
60.权利要求58的半导体器件，其中该第一半导体芯片包括芯片焊盘和连接到该芯片焊盘的凸块，其中该连接到芯片焊盘的凸块的高度小于该第一距离。
61.权利要求60的半导体器件，其中该第一距离与该连接到芯片焊盘的凸块的高度比值小于0.5。
62.权利要求60的半导体器件，其中该连接到芯片焊盘的凸块不与该第一半导体芯片外部的任何电气部件相连接。
63.权利要求60的半导体器件，其中该连接到芯片焊盘的凸块通过绝缘材料与该第二半导体芯片的第一表面分离开来。
64.权利要求63的半导体器件，其中该绝缘材料为围绕该连接到芯片焊盘的凸块的底层填充材料。
65.权利要求63的半导体器件，其中该绝缘材料为空气。
66.一种制造半导体器件封装的方法，包括提供第一半导体芯片，该第一半导体芯片包括第一基板贯通孔、电连接到该第一基板贯通孔的贯通孔焊盘、以及位于该贯通孔焊盘上的凸块；提供包括第二基板贯通孔的第二半导体芯片；以及将该第一半导体芯片连接到该第二半导体芯片，该步骤包括利用该贯通孔焊盘和凸块将该第一基板贯通孔连接到该第二基板贯通孔；其中，至少在该连接步骤之前，该凸块的高度与该贯通孔焊盘的高度的比值小于1。
67.权利要求66的方法，其中该第一半导体芯片还包括位于该第一半导体芯片的、与该贯通孔焊盘相同的表面上的芯片焊盘，以及包括位于该芯片焊盘上的凸块，其中在连接步骤之后，位于芯片焊盘上的该凸块与该第二半导体芯片分离开来。
68.权利要求67的方法，其中该芯片焊盘的宽度大于该贯通孔焊盘的宽度。
69.权利要求67的方法，其中该第一半导体芯片与该第二半导体芯片具有相同的设计。
70.权利要求67的方法，其中该第一半导体芯片与该第二半导体芯片具有对于它们所有焊盘都相同的相对焊盘位置。
71.权利要求70的方法，还包括将该第二半导体芯片电连接到封装基板的步骤，该步骤利用在第二芯片焊盘上与该第一半导体芯片的凸块和芯片焊盘的相对位置对应的第二芯片焊盘和凸块来完成。
72.权利要求67的方法，还包括利用该第二芯片焊盘上的第二芯片焊盘和凸块而将该第二半导体芯片电连接到封装基板的步骤，其中在电连接该第二半导体芯片之后，该第二半导体芯片的第二贯通孔焊盘上的凸块与该封装基板分离开来。
73.一种半导体芯片，包括具有第一编码和第二编码之一的输出的编程元件，该半导体芯片响应该第一编码而将该半导体芯片的操作配置为主芯片，以及响应该第二编码而将该半导体芯片的操作配置为从芯片；接收该编程元件的输出的开关；以及连接到该开关的测试焊盘，其中当该测试焊盘具有第一状态时，该开关用于中继该编程元件的输出，以及当该测试焊盘具有第二状态时，该开关用于中继第三编码，该半导体芯片响应该第三编码以将半导体芯片的操作配置为主芯片和从芯片之一。
74.权利要求73的半导体芯片，其中该第三编码与该第一编码相同。
75.权利要求73的半导体芯片，其中该第三编码与该第二编码相同。
76.一种制造半导体器件的方法，包括利用第一编码和第二编码之一来编程该半导体芯片，该半导体芯片响应该第一编码从而操作为主芯片，以及响应该第二编码从而操作为从芯片；在编程该半导体芯片之后，测试该半导体芯片，同时在编程步骤中编程的编码继续保持编程，该步骤包括不管在该编程步骤中编程的编码如何都操作该半导体芯片作为主芯片；以及 在该测试步骤之后封装该半导体芯片。
77.权利要求76的方法，其中该半导体芯片响应节点上的信号从而操作为主芯片或从芯片，以及该测试步骤包括利用预定信号来代替编程该半导体芯片得到的信号从而操作该半导体芯片为主芯片。
全文摘要
一种三维(3D)半导体器件包括芯片的层叠，该芯片包括一个主芯片与一个或多个从芯片。从芯片的I/O连接部不需连接到母板上的通路，仅主芯片的电极焊盘可连接到所述通路。仅该主芯片可提供负载到所述通路。硅贯通孔(TSV)界面可配置在半导体器件的数据输入路径、数据输出路径、地址/命令路径、以及时钟路径上，其中在该半导体器件中相同类型的半导体芯片相层叠。
文档编号H01L23/495GK102354519SQ20111021987
公开日2012年2月15日 申请日期2011年5月25日 优先权日2010年5月25日
发明者姜郁成, 张东铉, 张星珍, 文炳植, 李于东, 李勋, 金南锡, 金镇护 申请人:三星电子株式会社