半导体器件及用于形成半导体器件的图案的方法

专利名称：半导体器件及用于形成半导体器件的图案的方法
技术领域：
本发明概念涉及半导体器件及形成半导体器件上的图案的方法，更具体而言，涉及包括设置在高密度区中的具有超细宽度和空间的亚分辨率极限图案的半导体器件、以及形成亚分辨率极限掩模图案的方法。
背景技术：
超大规模集成(ULSI)半导体器件的制造可涉及形成具有线宽和位于线之间的空间(可称为间距)的精细图案，精细图案可超过光刻工艺的分辨率极限。因此，开发一种在光刻工艺的分辨率极限之下的精细图案的形成方法是有益的，这些亚分辨率图案可用于形成具有更高密度和更高操作速度的半导体器件。

发明内容
本发明概念的实施方式提供一种半导体器件，包括衬底，包括与连接区相邻的存储单元区；多条第一导线，具有第一最小线宽和第一最小线间距，设置为沿第一方向从所述存储单元区延伸到所述连接区；多条第二导线，具有第二最小线宽和第二最小线间距，设置为连接到所述多条第一导线的相应一条；及多个焊盘，设置在所述连接区中并电连接到所述第一导线。本发明概念的实施方式提供一种形成半导体器件的图案的方法，包括在衬底上形成导电层和绝缘层及在所述绝缘层上形成第一图案化掩模；在所述第一图案化掩模和所述绝缘层上形成厚度等于选定的目标宽度的第一间隔物层；蚀刻所述第一间隔物层从而暴露所述第一图案化掩模的至少顶表面并在所述第一图案化掩模的侧壁上形成第一间隔物； 去除所述第一图案化掩模；利用所述第一间隔物作为蚀刻掩模蚀刻所述绝缘层从而形成第二图案化掩模；在所述导电层和所述第二图案化掩模上形成第二间隔物层至等于所述目标宽度的厚度；蚀刻所述第二间隔物层以在所述第二图案化掩模的侧壁上形成第二间隔物， 并去除所述第二图案化掩模；及利用所述第二间隔物作为蚀刻掩模蚀刻所述导电层以形成具有所述目标宽度的导线，其中所述第二图案化掩模包括以等于所述目标宽度的二倍的间距布置的焊盘区，所述焊盘区在形成所述第二间隔物层期间被填充以所述第二间隔物层， 且所述填充的焊盘区用作用于形成所述焊盘的蚀刻掩模。本发明概念的实施方式提供一种形成图案的方法，包括形成第一层和第二层； 在所述第二层上形成第一图案化掩模；在所述第一图案化掩模和所述第二层上形成具有等于选定的目标宽度的厚度的第一间隔物层；毯覆式蚀刻(blanket etching)所述第一间隔物层以暴露所述第一图案化掩模的至少部分顶表面并在所述第一图案化掩模的侧壁上形成第一间隔物；去除所述第一图案化掩模；利用所述第一间隔物作为蚀刻掩模蚀刻所述第二层以形成第二图案化掩模；在所述第一层和所述第二图案化掩模上形成第二间隔物层至等于所述目标宽度的厚度；毯覆式蚀刻所述第二间隔物层以在所述第二图案化掩模的侧壁上形成第二间隔物，并去除所述第二图案化掩模；及利用所述第二间隔物作为蚀刻掩模蚀刻所述第一层以形成具有所述目标宽度的线和空间。


本发明概念的示例实施方式将从下面结合附图的详细说明中被更清楚地理解，附图中图1是根据本发明概念的示例实施方式的存储器件的框图；图2是包括在图1的存储器件中的存储单元阵列的电路图；图3是根据本发明概念的示例实施方式的半导体器件的一部分的平面图；图4是图3的A部分的视图；图 5A、图 5B、图 5C、图 6A、图 6B、图 6C、图 7A、图 7B、图 7C、图 8A、图 8B、图 8C、图 9A、 图 9B、图 9C、图 10A、图 10B、图 10C、图 11A、图 11B、图 11C、图 12A、图 12B、图 12C、图 13A、图 13B、图13C和图14是平面图和横截面视图，示出了根据本发明概念的其它示例实施方式形成图3的半导体图案的方法；图15A和图15B是平面图，示出了根据本发明概念的示例实施方式形成半导体器件的图案的方法；图16A和图16B分别是平面图，示出了根据本发明概念的另一示例实施方式形成图案的方法；图17A和图17B分别是平面图，示出了根据本发明概念的再一示例实施方式形成半导体器件的图案的方法；图18A和图18B分别是平面图，示出了根据本发明概念的又一示例实施方式形成图案的方法；图19是包括根据本发明概念的示例实施方式制造的半导体器件的存储卡的框图；及图20是存储系统的框图，该存储系统采用包括根据本发明概念的示例实施方式的半导体器件的存储卡。
具体实施例方式现在将参照附图更充分地描述本发明概念，附图中示出了本发明概念的示例实施方式。还应理解，当层被称为在另一层或衬底“上”时，其可以直接在另一层或衬底上，或者也可以存在介于其间的层。相似的附图标记始终指代相似的元件。在图中，层和区域的尺寸和相对尺寸为了清晰起见可被放大。这里使用的术语仅是为了描述特定实施例的目的且不意图限制本发明概念。图1是根据本发明概念的示例实施方式的存储器件的框图，图2是包括在图1的存储器件中的存储单元阵列1000的电路图。参照图1和2，诸如NAND闪存器件的存储器件可包括存储单元阵列1000、X解码器块 2000 (X-decoder block)、Y 解码器块 3000 和 Y 路径电路(Y-path circuit) 4000。存储单元阵列1000可以是以高密度布置的存储单元的阵列。存储单元阵列1000 可具有图2所示的阵列结构。X解码器块2000可以是外围电路，配置为访问和驱动存储单元阵列1000以及选择
6存储单元阵列1000中将被访问的字线WL，例如字线WL0JL1......WLnri或WLffl0Y解码器块3000可选择存储单元阵列1000中将被激活的位线BL，例如位线BL。、
BL^ λ . . . . j BLn_ι BLn οY路径电路4000可连接到存储单元阵列1000并基于Y解码器块3000的输出分配
位线路径。参照图2，存储单元阵列1000可包括多个单元串(cell string) 1010，每个单元串 1010可包括串联连接的多个存储单元1020。包括在一个单元串1010中的多个存储单元 1020的栅电极可分别连接到不同的字线WLdL1......WLnri和WLm。地选择晶体管1040和串选择晶体管1060可设置在单元串1010的两端并分别连接到地选择线GSL和串选择线SSL。地选择晶体管1040和串选择晶体管1060可控制多个
存储单元1020与位线BL0JL1......BLlri和BLn及公共源极线CSL的电连接。在多个单元
串1010中连接到一条字线的存储单元能够以页单位(page unit)或字节单位(byte unit) 形成。存储单元阵列1000 的字线虬。、WL1,. . . . , WLnri 和 WLm 及位线 BL。、BL1,. . . . , BLlri 和BLn可利用X解码器块2000和Y解码器块3000选择从而图1的存储器件能选择存储单元并执行读或写操作。NAND闪存器件由于多个存储单元的串联结构可具有较高的集成密度。然而，由于近来朝向降低的芯片尺寸的趋势，进一步减小NAND闪存器件的最小线宽和最小线空间(也可称为间距)的设计规则是有益的。在形成具有减小的设计规则的精细图案时，本发明概念提供一种形成包括足够工艺余量的图案的方法，超细导线和焊盘(pad)可利用具有可小于曝光设备和光刻技术的分辨率极限的尺寸的图案形成。图3是根据本发明概念的示例实施方式的半导体器件的一部分的平面图。图3示出了 NAND闪存器件的存储单元区1000A的一部分、连接区1000B的一部分以及外围电路区1000C的一部分的布局，连接区1000B配置为连接多条导线诸如多条字线或多条位线，所述多条导线可连接到存储单元区1000A中的存储单元阵列或连接到外部电路(未示出)诸如解码器。半导体器件可包括衬底(未示出)、第一导线结构110、第二导线结构120和焊盘结构130。存储单元区1000A、连接区1000B和外围电路区1000C可定义在衬底上。尽管多个存储单元块1050可形成在存储单元区1000A中，但为简洁起见图3仅示出了一个存储单元块1050。衬底可包括半导体衬底，例如IV族半导体衬底、III-V族化合物半导体衬底、或 II-VI族氧化物半导体衬底。例如，IV族半导体衬底可包括硅(Si)衬底、锗(Ge)衬底或硅锗(SiGe)衬底。衬底可包括体晶片或外延层。有源区、隔离层、导电层和绝缘层可形成在衬底上。第一导线结构110可包括存储单元块1050中设置在串选择线SSL和地选择线GSL 之间的多条第一导线MOO、MOU M02、. . .、M61、M62和M63。第二导线结构120可在连接区 1000B中从第一导线M00、M01、M02、. . .、M61、M62和M63的每条延伸并与第一导线结构110 整体形成。焊盘结构130可在连接区1000B中与第一导线结构110或第二导线结构120整体形成，并用于将第一导线结构110与诸如解码器的外部电路(未示出)连接。焊盘结构130 可与第一和第二导线结构110和120同时形成，且焊盘结构130的第一方向宽度(在图中示出为沿χ方向)可以是第一导线结构110的宽度的两倍。下面将参照图4描述第一导线结构110、第二导线结构120和焊盘结构130的结构。第一导线结构110的多条第一导线觀0、1101、1102、.. .、M61、M62和M63可沿第一方向 (或χ方向)从存储单元区1000A延伸到连接区1000B并可彼此平行。多条第一导线M00、 M01、M02、. . .、M61、M62和M63的每条可通过设置在连接区1000B中的第二导线结构120和
焊盘结构130连接到诸如解码器的外部电路(未示出)。多条第一导线M00、M01、M02.....
M6UM62和M63可形成在相同的平面上并构成多个导线组MGl、MG2、· · ·、MG15和MG16，每个组在该说明性示例中包括四条导线，例如第一导线结构110的第一至第四导线112、114、 116和118。多个导线组MG1、MG2、. . .、MG15和MG16的每个可包括第二导线结构120的四条导线(例如，第一至第四导线122、1M、U6和128)和四个焊盘(例如，第一至第四焊盘 132、134、136和138)，所述四个焊盘可分别对应于第一至第四导线112、114、116和118。在多个导线组MG1、MG2、. . .、MG15和MG16的每个中，第一至第四导线122、124、126和128与第一至第四焊盘132、134、136和138可具有相同或类似的结构和布局。多个导线组MGl、MG2.....MG15和MG16可沿第二方向(或y方向)关于设置在
中心部分中的第一方向中心线Rx对称分布。多条第一导线M00、M01、M02、. . .、M61、M62和 M63沿第一方向的长度可以随着沿第二方向相对于中心线Rx的位置远离而顺序减小。具体地，第一导线MOO、M01、M02、. . .、M61、M62和M63的第一方向长度可以随着远离中心线Rx
而减小。换言之，各导线组MG1、MG2.....MG15*MG16的第一方向长度可以随着到中心线
Rx的距离增加而顺序减小。多条第一导线M00、M01、M02、. . .、M61、M62和M63的每条在存储单元区1000A和连接区1000B中可具有一致宽度。例如，多条第一导线M00、M01、M02、. . .、M61、M62和M63 的每条可具有宽度1F，其可以是半导体器件制造工艺的最小特征尺寸。第一导线M00、M01、 M02、. . .、M61、M62和M63之间可保持IF的一致最小间距。尽管图3示出一个存储单元块1050包括16个导线组，但本发明概念不限于此，包括在一个存储单元块1050中的导线组的数目当然可以大于或小于16。串选择线SSL和地选择线GSL中的每条可具有3F的宽度，其可以大于多条第一导线M00、M01、M02、. . .、M61、M62和M63中每条的宽度。地选择线GSL和最外导线MOO之间以及串选择线SSL和第一导线M63之间可保持IF的一致间距。用于外围电路的导电图案 700可形成在外围电路区1000C中。第一导线结构110(即，多条第一导线M00、M01、M02、. . .、M61、M62和M63)、串选择线SSL、地选择线GSL、第二导线结构120、焊盘结构130以及用于外围电路的导电图案700 可由相同材料形成。例如，多条第一导线M00、M01、M02、. . .、M61、M62和M63可以是构成多个存储单元的字线。作为另一示例，多条第一导线M00、M01、M02、. . .、M61、M62和M63可以是存储单元区1000A中构成多个存储单元的位线。在此情况下，串选择线SSL和地选择线GSL可以省略。用于外围电路的导电图案700可构成用于外围电路的晶体管的栅电极。尽管作为示例描述了 NAND闪存器件，但根据本发明实施方式的半导体器件不限于此，本发明可包括很多其它半导体器件和其它器件。例如，动态随机存取存储器(DRAM) 也可受益于所公开的结构和方法的使用，在该动态随机存取存储器中设置多条导线且焊盘形成在末端处。图4是图3的A部分的视图，示出了导线组MGl、MG2、...、MG15和MG16之一，例如导线组MG2的右端。导线组MG2可包括第一导线结构110、第二导线结构120和焊盘结构 130。第一导线结构110可包括四条导线，例如第一至第四导线112、114、116和118，其可沿第一方向(或χ方向)从存储单元区(参照图3的1000A)延伸到连接区1000B并彼此平行。第一至第四导线112、114、116和118的每条可具有IF的宽度，且在第一导线结构 110的第一至第四导线112、114、116和118之间可保持IF的最小间距。第一导线结构110的各导线112-118的第一方向长度可在第二方向上顺序减小。 例如，在第一导线结构Iio中，第一导线112可以是沿第一方向具有最长长度的导线，第二导线114可以具有第二长的长度，第三导线116可以是第三长，第四导线118可以是最短的导线。第二导线结构120可包括四条导线，例如第一至第四导线122、124、1 和128。第二导线结构120的第一至第四导线122、124、1 和1 可从第一导线结构110的相应第一至第四导线112、114、116和118沿第二方向(或y方向)分支出来。第二导线结构120的第一至第四导线122、1对、1沈和128的每条可具有IF的宽度。第二导线结构120的第一导线122可包括第一部分(l-l)al和第二部分(l-2)bl。第一部分al可从第一导线结构 110的第一导线112的末端沿第二方向向下延伸，第二部分bl可从第一部分al的末端沿第一方向向左延伸。第二导线结构120的第二导线IM可包括第一部分0_l)a2、第二部分Q_2)b2、第三部分和第四部分Q-4)d。第一部分a2可从第一导线结构110的第二导线114的末端沿第二方向向下延伸，第二部分1^2可从第一部分a2的末端沿第一方向向左延伸，第三部分c可从第二部分1^2的末端沿第二方向向下延伸，第四部分d可从第三部分c的末端沿第一方向向左延伸。第二导线结构120的第三导线1 可包括第一部分 (3-l)a3和第二部分(3-2)b3。第一部分a3可从第一导线结构110的第三导线116的末端沿第二方向向下延伸，第二部分b3可从第一部分a3的末端沿第一方向向右延伸。第二导线结构120的第四导线1 可包括第一部分(4-l)a4和第二部分G_2)b4。第一部分a4可从第一导线结构110的第四导线118的末端沿第二方向向下延伸，第二部分b4可从第一部分a4的末端沿第一方向向右延伸。第二导线结构120的第一至第四导线122、124、1 和128的每条可设置为与任何一条其他相邻导线隔开IF的间距，其他相邻导线为例如第一导线结构110的第一至第四导线112、114、116和118、第二导线结构120的第一至第四导线122U24U26和128、以及第一至第四焊盘132、134、136和138。为了保持IF的间距，第二导线结构120的第一至第四导线122、1对、1沈和1 可具有不同结构和长度。第二导线结构120的第二导线124的第三和第四部分c和d以及第二导线结构120的第三导线126的第一和第二部分a3和b3根据情况可以不形成。焊盘结构130可包括四个焊盘，即第一至第四焊盘132、134、136和138。第一至第四焊盘132、134、136和138的每个可具有从第一导线结构110或第二导线结构120突出的矩形结构并电连接到第一导线结构110的第一至第四导线112、114、116和118中的相应一条。第一至第四焊盘132、134、136和138的每个的第一方向宽度可以为2F，其等于第一导线结构110的第一至第四导线112、114、116和118的每条的宽度的两倍。具体地，第一焊盘I32可从第二导线结构120的第一导线122的第二部分bl沿第二方向向上突出。第二焊盘134可从第二导线结构120的第二导线124的第二部分M沿第二方向向下突出。第三焊盘136可从第一导线结构110的第三导线116沿第二方向向下突出。第四焊盘138可从第二导线结构120的第四导线128的第二部分b4沿第二方向向上突出。焊盘结构130的相邻的第一至第四焊盘132、134、136和138的每个可设置为与其它相邻导线的任一条隔开IF的间距，其它相邻导线为例如第一导线结构110的第一至第四导线112、114、116和118、第二导线结构120的第一至第四导线122U24U26和128、以及焊盘结构130的第一至第四焊盘132、134、136和138。第一至第四焊盘132、134、136和138的每对焊盘可以关于相应组中的第二方向中心线Ry彼此对称。例如，第一和第四焊盘132和138可关于中心线Ry彼此对称，第二和第三焊盘134和136可关于中心线Ry彼此对称。第一和第二焊盘132和134可沿彼此相反的方向突出，第三和第四焊盘136和138可沿彼此相反的方向突出。在本实施方式中，第一导线结构110、第二导线结构120和焊盘结构130可以通过对具有选定形状的掩模图案应用双构图技术(DPT:double patterning technology)工艺来同时形成，该工艺可使用当前的光刻技术实施。根据本实施方式形成第一导线结构110、第二导线结构120和焊盘结构130可涉及利用光刻工艺初始地形成掩模图案。后面在参照图5A至图14对形成图案的方法的描述中将更详细地描述示例性掩模图案的结构。在当前描述的实施方式中，第二导线结构120和焊盘结构130从第一导线结构110 沿垂直于第一方向的方向(即沿第二方向向下)延伸或突出。然而，第一和第二导线结构 110和120和焊盘结构130不限于此，且可以具有在本发明概念的范围内的各种结构。例如，第二导线结构120和焊盘结构130可形成在第一方向中心线Rx之上。或者，第二导线结构120和焊盘结构130可形成为具有图18B所示的结构。图5A至14是平面图和横截面视图，示出了根据各种示例实施方式形成图3的半导体图案的方法。图5A、6A、7A、8A、9A、10A、11A、12A、13A和14是平面图，示出了根据当前实施方式形成半导体器件的图案的方法的各个操作。图5B、6B、7B、8B、9B、10B、11B、12B和 13B分别是沿图5A、6A、7A、8A、9A、10A、11A、12A和13A的线1_1截取的横截面视图。图5C、 6C、7C、8C、9C、10C、11C、12C 和 13C 分别是沿图 5A、6A、7A、8A、9A、10A、11A、12A 和 13A 的线 II-II截取的横截面视图。参照图5A至5C，导电层100、绝缘层200和抗反射涂覆(ARC)层300可按所述顺序形成在衬底500上，具有选定形状的光致抗蚀剂(PR)图案400可形成在ARC层300上。衬底500可包括半导体衬底，例如IV族半导体衬底、III-V族化合物半导体衬底、 或II-VI族氧化物半导体衬底。例如，IV族半导体衬底可包括Si衬底、Ge衬底或SiGe衬底。衬底可包括体晶片或外延层。图5A至图5C示出了存储单元区1000A和连接区1000B的一部分。多个有源区、 隔离层、导电层100和绝缘层200可形成在衬底500上。
10
导电层100可以是目标导线或焊盘将要形成于此的层。导电层100可由掺杂多晶硅(poly-Si)、金属、金属氮化物或其组合形成。例如，当导电层100形成字线时，导电层100 可包括由选择自包括TaN、TiN、W、WN、HfN、钨硅化物、多晶硅或其组合的组的一种形成的导电材料。或者，当导电层100形成位线时，导电层100可包括掺杂多晶硅或金属。绝缘层200可以是形成为单层或多层的硬掩模层。例如，当绝缘层200形成为多层时，绝缘层200可具有至少两个硬掩模层的堆叠结构，所述至少两个硬掩模层在选定的蚀刻条件下具有不同蚀刻特性。绝缘层200可由利用灰化和剥离工艺易于去除的材料形成。 例如，绝缘层200可由ra层、无定形碳层(ACL)、或由碳氢化合物或其衍生物形成的层(下面称为“C-S0H层”)形成，基于绝缘层200的总重量其可含有85-99%重量的碳(C)。当绝缘层200由C-SOH层形成时，有机化合物层可利用旋涂工艺或其他沉积工艺在导电层100上形成至约1000到5000人的厚度。有机化合物层可由碳氢化合物或其衍生物(可包含芳香环诸如苯基环、苯环、或萘环)形成。有机化合物层可在约150至350°C的温度初始烘焙，由此形成含C层。初始烘焙工艺可进行约60秒。然后，含C层可在约300 至550°C的温度二次烘焙并固化，由此形成C-SOH层。二次烘焙工艺可进行约30至300秒。 通过利用二次烘焙工艺固化含C层，即使具有不同膜质量的层在约400°C或更高的相对高温沉积在固化的含C层(或C-SOH层)上，C-SOH层也不会在沉积过程中受到不利影响。ARC层300可以是配置为在光刻工艺期间执行抗反射功能的单层或多层。当ARC 层300由单层形成时，该单层可以是例如SiON层。当ARC层300由多层形成时，有机ARC 层(未示出)可以进一步形成在SiON层上。可用作第一掩模层Ml的多个PR图案400可按选定形状利用光刻工艺形成在ARC 层300上。每个ra图案400可形成至如图5A所示的选定规格。具体地，PR图案400可包括配置为沿第一方向(或χ方向)延伸并具有第二方向 (或y方向)宽度3F的第一区410以及从第一区410沿第二方向分支出来的第二区420。 第二区420可包括第一至第三突出部422、似4和426，第一至第三突出部422、似4和似6可从第一区410突出。现在将更详细地描述第二区420。第一至第三突出部422、似4和似6每个可从第一区410的侧部以矩形形状沿第二方向向下突出，并可以彼此间隔开。第一和第三突出部 422和似6的每个可与中心的第二突出部似4沿第一方向隔开间距4F，第一和第三突出部 422和426的每个可具有2F的第一方向宽度。作为参考，尽管第二突出部4M的第一方向宽度没有限制，但第二突出部4M可形成至大于2F的第一方向宽度从而利于在ra图案的后续去除之后用作第二间隔物层(参照图IOA至IOC的700)的氧化物层的沉积，该第二间隔物层具有约等于IF的厚度。尽管每个第一至第三突出部422、似4和似6的第二方向长度没有限制，但考虑到第一至第三突出部422、似4和似6的每个与形成在焊盘上的后续金属接触的连接，第一至第三突出部422、 424和426的每个可形成至选定长度。相邻的I3R图案400之间的间距可为5F。即，包括在每个I3R图案400中的第一区 410之间的间距可为5F。各I3R图案400的第二区420的位置可以不同。具体地，为了形成第一至第四导线112、114、116、118、122、124、126和128以及第一至第四焊盘132、134、136 和138，各第一区410的长度可在第二方向上顺序增加或减小。因此，PR图案400的各第二区420也可在第二方向上顺序设置得从第一方向更向外或向内。I3R图案400的第一突出部 422可形成为与另一相邻的I3R图案400的第三突出部426隔开足够的第一方向距离，从而防止第二导线结构120交叠基于相邻的I3R图案400形成的另一第二导线结构120。另外，当ARC层300包括设置在SiON层上的有机ARC层(未示出)时，I3R图案400 的形成可包括光刻工艺和蚀刻有机ARC层的工艺。当所需节距由于显影后检测(ADI)极限而未调整时，可进一步执行I3R剪切工艺。参照图6A至6C，第一间隔物层600可形成在I3R图案400和ARC层300上。第一间隔物层600可形成至一致的厚度，例如形成至等于第一导线结构的目标宽度IF的相同厚度。第一间隔物层600可由相对于ra图案400具有蚀刻选择性的材料形成。例如，第一间隔物层600可由氧化物层形成，例如中等温度氧化物(MTO)层。第一间隔物层600可利用原子层沉积(ALD)工艺形成至一致厚度。特别地，用于形成第一间隔物层600的ALD工艺可在从室温至约75°C或更低温度的温度范围内执行。在形成第一间隔物层600之后，第一间隔物层600的可在相邻ra图案400之间沿第一方向延伸的沟槽Hl可彼此间隔开3F的距离。第一间隔物层600的可形成在I3R图案 400的第一至第三突出部422、似4和似6之间的沟槽可彼此间隔开2F的距离。参照图7A至图7C，第一间隔物层600可被回蚀刻直到ARC层300的顶表面暴露， 由此形成覆盖I3R图案400的侧壁的第一间隔物610。如图7A所示，第一间隔物610可围绕I3R图案400的整个侧壁。如图7B和图7C 所示，第一间隔物610可形成至宽度IF并覆盖ARC层300的顶表面。第一间隔物层600的蚀刻可使用例如CxFy气体(χ和y每个是从1到10的整数) 或CHxFy气体(χ和y每个是从1到10的整数)作为主蚀刻气体执行。或者，第一间隔物层 600的蚀刻可使用主蚀刻气体与选自O2气体和Ar气体中的至少一种气体的混合物执行。 CxFy气体可以是例如C3F6气体、C4F6气体、C4F8气体或C5F8气体。CHxFy气体可以是例如CHF3 气体或CH2F2气体。在此情况下，添加到主蚀刻气体的&气体可去除蚀刻工艺中产生的聚合物副产物并分解CxFy蚀刻气体。添加到主蚀刻气体的Ar气体可用作载气并引起离子轰击ο第一间隔物层600的蚀刻可包括在蚀刻腔中产生选自上述蚀刻气体的蚀刻气体的等离子体并在等离子体环境中执行蚀刻工艺。或者，在某些情形中，第一间隔物层600的蚀刻可在没有离子能的所选蚀刻气体的环境中执行而不在蚀刻腔中产生等离子体。例如， 第一间隔物层600的蚀刻可采用C4F6、CHF3、O2和Ar的混合气体作为蚀刻气体来执行。在该情况下，通过以大约1 :6:2: 14的体积比供应(/6、(冊3、02和41~气体，可在约30111丁的压强下执行等离子体干蚀刻工艺几秒至几十秒。参照图8A至图8C，PR图案400可从ARC层300去除从而仅留下第一间隔物610。PR图案400的去除可在阻止第一间隔物610和ARC层300的蚀刻的条件下执行。 PR图案400的去除可利用例如灰化和剥离工艺执行。或者，PR图案400可根据ARC层300 的材料利用干蚀刻或湿蚀刻工艺去除。参照图9A至图9C，ARC层300和绝缘层200可利用第一间隔物610作为蚀刻掩模被干蚀刻，由此形成具有宽度IF的第二掩模层M2。由于第二掩模层M2的形成，导电层100 的顶表面可部分暴露。
第二掩模层M2可包括绝缘图案210、ARC图案310和部分第一间隔物620。由于绝缘图案210和ARC图案310利用第一间隔物610作为蚀刻掩模形成，绝缘图案210和ARC 图案310可具有与第一间隔物610相同的水平截面结构。由于部分第一间隔物620的上部分在干蚀刻工艺期间被蚀刻，所以部分第一间隔物620可薄于第一间隔物610。在某些情况下，第一间隔物610可被完全蚀刻，或者ARC图案310的上部分可通过蚀刻去除。第二掩模层M2可形成至IF的宽度，从而第二掩模层M2的水平截面可围绕与I3R 图案400相同的空间。因此，对应于I3R图案400的第一区410的第二掩模层M2的空间可具有3F的间距，第二掩模层M2的对应于I3R图案400的第一和第三突出部422和426的空间的每个可具有2F的间距。第二掩模层M2的在I3R图案400的第一和第二突出部422和 424之间以及在I3R图案400的第二和第三突出部似4和似6之间的空间的每个可具有2F 的间距。下面，第二掩模层M2的对应于第一突出部422的空间将称为第一焊盘区P1，第二掩模层M2的在第一和第二突出部422和4M之间的空间将称为第二焊盘区P2，第二掩模层 M2的在第二和第三突出部424和似6之间的空间将称为第三焊盘区P3，第二掩模层M2的对应于第三突出部426的空间将称为第四焊盘区P4。在图9A中，第一至第四焊盘区PI、P2、 P3和P4利用矩形粗点划线示出。可形成对应于多个ra图案400的多个第二掩模层M2，相邻的第二掩模层M2可以3F的间距设置。参照图IOA至图10C，第二间隔物层700可形成在第二掩模层M2和导电层100上。 第二间隔物层700可形成至一致的厚度，例如形成至与第一间隔物层600相同的厚度1F。 第二间隔物层700可由相对于第二掩模层M2具有蚀刻选择性的材料形成。由于第二掩模层M2具有多个层，第二间隔物层700可由相对于第二掩模层M2的所有层具有蚀刻选择性的材料形成。然而，由于绝缘图案210基本将利用灰化或剥离工艺去除，所以第二间隔物层 700可由仅相对于绝缘图案210具有蚀刻选择性的材料形成。例如，第二间隔物层700可由诸如MTO层的氧化物层形成。类似于第一间隔物层600，第二间隔物层700可利用ALD工艺形成至一致厚度。用于形成第二间隔物层700的ALD工艺可在从室温至约75°C或更低温度的温度范围内执行。如图IOA和图IOB所示，在形成第二间隔物层700之后，第一至第四焊盘区Pl、P2、 P3和P4可被完全填充以第二间隔物层700。即，在形成第二间隔物层700之前，第一至第四焊盘区PI、P2、P3和P4的第一方向间距可以是2F，且第二间隔物层700可沉积至IF的厚度。因此，第二间隔物层700可在第一至第四焊盘区P1、P2、P3和P4中折叠从而第一至第四焊盘区PI、P2、P3和P4可被完全填充以第二间隔物层700。如图IOA和图IOB所示，第二间隔物层700的可沿第一方向延伸的沟槽H2可在第一区410和ra图案400之间以IF的间距形成。参照图IlA至图11C，第二间隔物层700可被回蚀刻直至导电层100的顶表面暴露，由此形成覆盖绝缘图案210的侧壁的第二间隔物结构710。第二间隔物结构710可包括配置为沿第一方向延伸的第一间隔物710a、从第二间隔物结构710的第一间隔物710a分支出来的第二间隔物710b、以及形成在第一至第四焊盘区P1、P2、P3和P4中的第三间隔物 710c。如图IlA所示，第二间隔物结构710可围绕绝缘图案210的整个侧壁。如图IlB和图IlC所示，第二间隔物结构710可形成至IF的宽度来覆盖导电层100的顶表面。在图IlB和图IlC中，在回蚀刻工艺之后，第二间隔物结构710可不形成在整个第二掩模层M2上，而是在绝缘图案210的侧壁上，且绝缘图案210上的ARC图案310和部分第一间隔物620可利用回蚀刻工艺去除。由于第二间隔物层700由仅相对于绝缘图案210 具有蚀刻选择性的材料形成，所以在回蚀刻工艺期间ARC图案310和部分第一间隔物620 可通过蚀刻去除。由于蚀刻第二间隔物层700的工艺与参照图7A至图7C描述的蚀刻第一间隔物层 600的工艺类似，这里将省略其详细描述。参照图12A至图12C，绝缘图案210可从导电层100去除以仅留下第二间隔物结构 710。绝缘图案210的去除可在阻止第二间隔物结构710和导电层100的蚀刻的条件下执行。绝缘图案210的去除可利用例如灰化和剥离工艺执行。或者，绝缘图案210可根据导电层100的材料利用干蚀刻或湿蚀刻工艺去除。如上所述，第二间隔物结构710可包括第一间隔物710a、第二间隔物710b、和第三间隔物710c。第二间隔物结构710的第一间隔物710a可具有IF的宽度，相邻的第一间隔物710a之间的间距可为1F。第二间隔物结构710的第二间隔物710b可具有IF的宽度，第二间隔物结构710的第三间隔物710c可具有2F的宽度。参照图13A至图13C，导电层100可利用第二间隔物结构710作为蚀刻掩模被干蚀刻，由此形成第一和第二导线结构110和120及焊盘结构130。第一和第二导线结构110 和120的每个可具有IF的宽度，焊盘结构130可具有2F的宽度。通过干蚀刻导电层100， 衬底500的顶表面可部分暴露。第一导线结构110可沿第一方向延伸，具有IF的宽度的第一至第四导线112、114、 116和118的相邻导线之间的间距可为IF0第一至第四导线122U24U26 ^P 128的每条可从第一导线结构110的第一至第四导线112、114、116和118的相应一条导线分支出来并具有IF的宽度。焊盘结构130的第一至第四焊盘132、134、136和138的每个可朝第一导线结构110或第二导线结构120突出并具有2F的宽度。如上所述，第一导线结构110的第一至第四导线112、114、116和118、第二导线结构120的第一至第四导线122、124、1 和128以及第一至第四焊盘132、134、136和138可构成单个导线组。第一至第四焊盘132、134、136和138可直接连接到第一导线结构110的第一至第四导线112、114、116和118或通过第二导线结构120间接连接到第一导线结构 110的第一至第四导线112、114、116和118。此外，在当前的方法操作中，第一和第二导线112和114可通过第二导线结构120a 分别连接到第四和第三导线118和116。因此，第一和第二焊盘132和134可分别连接到第四和第三焊盘138和136。相应地，在后续工艺中，第一导线结构110的第一至第四导线 112、114、116和118可彼此分离，与其相应的第一至第四焊盘132、134、136和138可彼此分
1 O参照图14，可进行用于切割第二导线结构120的剪切工艺以使第一导线结构110 的第一至第四导线112、114、116和118彼此电隔离。因此，分别相应于第一导线结构110 的第一至第四导线112、114、116和118的第一至第四焊盘132、134、136和138可彼此电隔离 O可对第二导线结构120的沿第一方向与图5A的第二突出部4 相邻形成的部分执行剪切工艺(trim process) 0因此，当第二突出部4 具有小的第一方向宽度时，图4中第二导线124的第三部分0-3) c和第四部分(2-4) d、以及第三导线126的第一部分(3_1) a3和第二部分(3-2)b3会在剪切工艺中去除。在剪切工艺之后，第一导线结构110、第二导线结构120和焊盘结构130可以以如图3或图4所示的相同结构形成在衬底500上。在图3中，用于外围电路的导电图案700可在导线的形成期间形成在外围电路区中。例如，在图13A至图13C的方法操作中形成导线之前，掩模图案可形成在外围电路区中， 并且可利用该掩模图案执行蚀刻工艺以形成导电图案700。在根据本实施方式形成半导体器件的图案的方法中，导线可形成至IF的宽度和间距，其为最小特征尺寸，且具有2F的宽度的焊盘可在形成导线期间同时形成。因此，可不需要用于形成焊盘的额外光刻工艺。图15A和图15B是示出根据本发明概念的另一示例实施方式形成半导体器件的图案的方法的视图。图15A对应于图5A，图15B对应于图14。参照图15A，具有图15A所示的形状的ra图案400a可形成在ARC层300上。I3R 图案400a可具有类似于图5A的I3R图案400的形状，除了第二突出部42 的结构以外。 具体地，图5A的I3R图案400可包括与其他突出部(即第一和第三突出部422和426)具有相同第二方向(或y方向)长度的第二突出部424，而根据本实施方式的图15A的冊图案 400a可包括具有比第一和第三突出部422和似6长一长度Ll的第二方向长度。为简洁起见，图15A示出长度Ll等于最小特征尺寸1F。第一突出部422可如图5A所示与第三突出部4 具有相同的第二方向长度。如上所述，考虑到接触焊盘的金属接触的尺寸，第一至第三突出部422、42如和 4 可形成至适当的第二方向长度。然而，第二突出部42 可不影响焊盘的长度。因此，第二突出部42 可形成至与第一或第三突出部422或似6不同的长度。根据本实施方式的 PR图案400a可具有与参照图5A所描述的相同规格的宽度和空间。形成I3R图案400a之后，可以与参照图6A至图14所描述的相同的方式执行后续工艺。参照图15B，可利用图15A的I3R图案400a执行图案形成方法，从而可最终获得第一导线结构110、第二导线结构120b和焊盘结构130。如图15B所示，由于I3R图案400a的第二突出部42 形成至比其他突出部更长的长度，所以第二导线结构120b的对应于第二突出部42 的部分可沿第二方向进一步向下突出。例如，第二导线结构120b的第一导线的第二部分(1-2)和第二导线结构120b的第四导线的第二部分G-2)的每个可具有带有台阶差的向下突出部。第二导线结构120b的第二导线的第三部分(2-3)和第二导线结构 120b的第三导线的第一部分(3-1)的每个可沿第二方向进一步向下延伸多达该台阶差的距离。第二导线结构120b的第二导线的第四部分(2-4)和第二导线结构120b的第三导线的第二部分(3- 可沿第二方向向下移动多达该台阶差的距离。这里，该台阶差可等于长度Li。图16A和图16B是示出根据本发明概念的另一示例实施方式形成半导体器件的图案的方法的视图。图16A对应于图5A，图16B对应于图14。
15
参照图16A，I3R图案400b可形成在ARC层300上。与图15A的PR图案400a相反，在图16A的ra图案400b中，第二突出部424b的第二方向(或y方向)长度可比第一突出部422或第三突出部似6短一长度L2。为简洁起见，图16A示出长度L2等于最小特征尺寸1F。当半导体器件的图案基于具有上述结构的I3R图案400b利用图6A至图14的方法操作形成时，可如图16B所示形成第一导线结构110、第二导线结构120c和焊盘结构130。参照图16B，第二突出部424b可形成至比其他突出部更小的长度，从而第二导线结构120c的对应于第二突出部424b的部分可沿第二方向向下突出得少于第二突出部 424(图5A)。例如，第二导线结构120c的第一导线的第二部分(1_2)和第二导线结构120c 的第四导线的第二部分(4-2)的每个可包括带有台阶差的向上突出部。第二导线结构120c 的第二导线的第三部分(2-3)和第二导线结构120c的第三导线的第一部分(3-1)的每个可进一步缩短多达该台阶差的距离。第二导线结构120c的第二导线的第四部分(2-4)和第二导线结构120c的第三导线的第二部分(3-2)可沿第二方向向上移动多达该台阶差的距离。这里，该台阶差可等于长度L2。图17A和图17B是示出根据本发明概念的另一示例实施方式形成半导体器件的图案的方法的视图。图17A对应于图5A，图17B对应于图14。参照图17A，ra图案400c可形成在ARC层300上。I3R图案400c可具有类似于图 5A的ra图案400的形状，除了第一区410c的结构以外。具体地，图5A示出第一区410的右部对应于第一突出部422的右侧，而图17A示出第一区410c的右部从第一突出部422的右侧沿第一方向突出一长度L3。为简洁起见，图17A示出长度L3等于最小特征尺寸的2倍 (即，2F)。如上所述，第一区410c的右部可突出而不考虑焊盘的形成。形成ra图案400c之后，可以与参照图6A至图14所描述的相同的方式执行后续工艺。参照图17B，可利用图17A的ra图案400c执行图案形成方法，从而可最终获得第一导线结构110、第二导线结构120d和焊盘结构130。如图17B所示，由于I3R图案400c的第一区410c的末端的该部从第一突出部422的右侧突出，第一和第二导线结构110和120d 的对应于第一区410c的末端的该部的部分可沿第一方向向右突出一长度L3。例如，第一导线112a、第二导线114a、及第二导线124d的第二部分(2_2)可沿第一方向延伸一长度L3， 第一导线122d的第一部分(1-1)可包括向右的具有长度L3的台阶差，且第二导线124d的第一部分(2-1)可沿第一方向向右移动长度L3。图18A和图18B是示出根据本发明概念的另一示例实施方式形成半导体器件的图案的方法的视图。图18A对应于图5A，图18B对应于图14。参照图18A，I3R图案400d可形成在ARC层300上。I3R图案400d可包括第一至第三区410d、420d和430d。第一区410d可沿第一方向延伸并具有第二方向宽度3F。第二区 420d可从第一区410d沿第二方向向下分支出来并具有第一方向宽度3F。第三区430d可包括第一至第三突出部432d、4;34d和436d，第一至第三突出部432d、4;34d和436d可从第二区420d沿第一方向向右突出。第三区430d可类似于图5A的第二区420，除了分支区和突出部的方向以外。具体地，图5A示出第二区420从第一区410分支出来并沿第二方向向下突出，而图18A示出第三区430d从第二区420d分支出来并沿第一方向向右突出。
第一突出部432d可沿第一方向从第二区420d的下端以矩形形状突出并具有第二方向宽度2F。第三突出部436d可沿第一方向从第二区420d的上端以矩形形状突出并具有第二方向宽度2F。第二突出部434d可沿第一方向从第二区420d的中心部以矩形形状突出。第二突出部434d可考虑到后续剪切工艺所需的间距而形成至适当的第二方向宽度。第一和第三突出部432d和436d的每个可沿第二方向与第二突出部434d间隔开4F的间距。尽管根据本实施方式的第一至第三突出部432d、434d和436d沿与图5A的第一至第三突出部422、似4和似6不同的方向突出，但根据本实施方式的第一至第三突出部432d、 434d和436d可与图5A的第一至第三突出部422、似4和似6具有相同的宽度和间距。因此， 可以断定仅需要保持第一区的宽度及突出部的宽度和间距以同时形成具有IF的宽度和间距的导线及具有2F的宽度的焊盘。尽管如图5A所示第一至第三突出部422、似4和似6可从第一区410直接突出，但第一至第三突出部432d、434d和436d可如图18所示从用作中介的第二区420d突出。在本实施方式中，可形成多个ra图案400d，相邻的ra图案400d(即，相邻的第一区410d)可以5F的间距形成。另外，类似于图15A或图16A，第二突出部434d可形成至比第一突出部432d更大或更小的第一方向长度。如图17A所示，第二区420d的第二方向末端的下部和上部中至少一个可形成为从第一和第三突出部432d和436d突出。形成ra图案400d之后，可以与参照图6A至图14所描述的相同的方式执行后续工艺。参照图18B，当半导体器件的图案利用图6A至图14的方法操作基于图18A的I3R 图案400d形成时，可形成第一导线结构110d、第二导线结构120d和焊盘结构130d。更具体地，第一导线结构IlOd可包括四条导线例如第一至第四导线112d、114d、116d和118d，所述导线可从存储单元区(参照图3的1000A)沿第一方向(或χ方向)延伸至连接区1000B 以彼此平行。第一至第四导线112d、114d、116d和118d每条可具有IF的宽度并与相邻的导线间隔开IF的间距。第一导线结构IlOd的第一方向长度可在第二方向(或y方向)上向下顺序减小。 例如，在第一导线结构IlOd中，第一导线112d可以是最长的导线，第二导线114d可以是第二长的导线，第三导线116d可以是第三长的导线，第四导线118d可以是最短的导线。第二导线结构120d可包括四条导线，例如第一至第四导线122d、lMd、126d和 128d。第二导线结构120d的第一至第四导线122d、lMd、126d和128d的每条可沿第二方向从第一导线结构IlOd的第一至第四导线112d、114d、116d和118d的相应一条分支出来并具有IF的宽度。第二导线结构I2Od的第一导线122d可包括部分(1_1) al，其可从第一导线结构 IlOd的第一导线112d的末端沿第二方向向下延伸。第二导线结构120d的第二导线124d 可包括第一部分0_l)a2、第二部分(2- 和第三部分Q-3)c2。第一部分a2可从第二导线114d的末端沿第二方向向下延伸。第二部分1^2可从第一部分a2的末端沿第一方向向右延伸。第三部分c2可从第二部分1^2的末端沿第二方向向下延伸。第二导线结构120d 的第三导线126d可包括第一部分(3-l)a3、第二部分(3_2)b3、第三部分(3_3)c3、第四部分(3-4) d3、及第五部分(3-5) e。第一部分a3可从第三导线116d的末端沿第二方向向下延伸。第二部分b3可从第一部分a3的末端沿第一方向向右延伸。第三部分c3可从第二部分b3的末端沿第二方向向上延伸。第四部分d3可从第三部分c3的末端沿第一方向向右延伸。第五部分e可从第四部分d3的末端沿第二方向向上延伸。第二导线结构120d的第四导线128d可包括第一部分G-l)a4、第二部分(4^b4和第三部分G_3)c4。第一部分a4可从第四导线118d的末端沿第二方向向下延伸。第二部分b4可从第一部分a4的末端沿第一方向向右延伸。第三部分c4可从第二部分b4的末端沿第二方向向上延伸。第二导线结构120d的第一至第四导线122d、lMd、126d和128d的每条可与其他相邻导线的任一条间隔开IF的距离，所述其他相邻导线为例如第一导线结构IlOd的第一至第四导线112d、114d、116d和118d、第二导线结构120d的第一至第四导线122d、lMd、 126d和U8d、以及第一至第四焊盘132d、134d、136d和138d。为了保持IF的间距，第一至第四导线122d、lMd、126d和128d可具有不同的结构和长度。其上进行剪切工艺的第二导线124d的第二和第三部分M和c2以及第三导线 126d的第四和第五部分d3和e根据情况可以不形成。焊盘结构130d可包括四个焊盘，即第一至第四焊盘132d、134d、136d和138d。第一至第四焊盘132d、134d、136d和138d的每个可从第一导线结构IlOd或第二导线结构120d 突出并电连接到第一导线结构IlOd的第一至第四导线112d、114d、116d和118d中的相应一条。第一至第四焊盘132d、134d、136d和138d可具有2F的第二方向宽度，其等于第一导线结构IlOd的第一至第四导线112d、114d、116d和118d的宽度的两倍。第一焊盘132d可从第一导线122d的第一部分al沿第一方向向左突出。第二焊盘 134d可从第二导线124d的第一部分a2沿第一方向向右突出。第三焊盘136d可从第三导线126d的第三部分c3沿第一方向向右突出。第四焊盘138d可从第四导线128d的第三部分c4沿第一方向向左突出。相邻的第一至第四焊盘132d、134d、136d和138d的每个可与其它相邻导线的任一条隔开IF的距离，所述其它相邻导线为例如第一导线结构IlOd的第一至第四导线112d、114d、116d和118d、第二导线结构120d的第一至第四导线122dU24d, 126d和U8d、以及焊盘结构130d的第一至第四焊盘132d、134d、136d和138d。第一至第四焊盘132d、134d、136d和138d的每对焊盘可以关于相应组中的第一方向中心线Rx彼此对称。例如，第一和第四焊盘132d和138d可关于中心线Rx彼此对称，第二和第三焊盘134d和136d可关于中心线Rx彼此对称。第一和第二焊盘132d和134d可沿彼此相反的方向突出从而交错，第三和第四焊盘136d和138d可沿彼此相反的方向突出从而交错。图19是包括根据本发明概念的示例实施方式制造的半导体器件的存储卡1200的框图。参照图19，存储卡1200可包括存储控制器1220和存储模块1210。存储控制器 1220可产生指令和寻址信号C/A。存储模块1210可以是例如包括至少一个闪存元件的闪存。存储控制器1220可包括主机接口 1223和存储器接口 1225。主机接口 1223可发送指令和寻址信号C/A至主机或接收来自主机的指令和寻址信号C/A。存储器接口 1225可转发指令和寻址信号至存储模块1210或接收来自存储模块1210的指令和寻址信号C/A。主机接口 1223、控制器12M、及存储器接口 1225可与诸如静态随机存取存储器(SRAM)的控制器存储器1221及诸如中央处理单元(CPU)的处理器1222通讯。存储模块1210可接收来自存储控制器1220的指令和寻址信号C/A以及在存储模块1210的至少一个存储器件中存储数据或响应于指令和寻址信号C/A从至少一个存储器件中读取数据。每个存储器件可包括多个存储单元和解码器，解码器配置为接收指令和寻址信号C/A并产生行和列寻址信号从而访问在编程和读操作中能被寻址的至少一个存储单元。包括例如电子元件(即，存储模块1210和包括在存储控制器1220中的控制器存储器1221、处理器1222、主机接口 1223、控制器12M和存储器接口 122 的存储卡1200的每个部件可形成为包括精细图案(即，导线和焊盘)，所述精细图案可利用根据本发明概念的实施方式的工艺来形成。本公开提供一种半导体器件，包括具有超细最小线宽和最小线空间(或称为线间间距)的高密度图案。这些线和空间能够以用于形成半导体器件的高密度图案的光刻工艺的亚分辨率极限来形成。还可存在一种布置来在高密度图案的形成期间自动形成焊盘而没有额外的光刻工艺。根据本发明概念的一方面，半导体器件可包括衬底，该衬底具有存储单元区和邻近的连接区。多条导线可沿第一方向从衬底的存储单元区延伸到连接区，多条第二导线可在衬底的连接区上从第一导线分支出来。多个焊盘可位于连接区上并电连接到第一导线。 焊盘可具有每条导线宽度的二倍宽度，且焊盘可形成沿相反方向突出的焊盘对。第一导线结构的导线和第二导线结构的导线中的每条可具有第一宽度，导线之间的空间或间距可等于第一宽度。第一导线结构的导线可沿垂直于第一方向的第二方向相对于彼此单独设置。第一导线结构的导线可分成多个组，每个组可由四条相邻的导线形成。第一导线沿第一方向的长度可基于它们在第二方向上的相对位置增加或减小。第一导线结构的四条导线构成的每个组的长度可在第二方向上增加或减小。第一和第二导线结构的导线及焊盘结构的焊盘可关于沿第一方向延伸的中心线对称布置。每个组可包括第二导线结构的四条导线和焊盘结构的四个焊盘。所有组中第二导线结构的导线和焊盘结构的焊盘可具有相同结构。每个组的四个焊盘的一对焊盘可关于沿第一方向或第二方向设置的中心线彼此对称。第一导线结构的导线可构成形成在单元块中的字线或位线。在本发明概念的另一方面，可以存在一种具有包括存储单元区和相邻的连接区的衬底的半导体器件。沿第一方向从存储单元区延伸到连接区的多条第一导线可全部具有相同线宽和相同最小线间距。多条第二导线至少部分地沿垂直于第一方向的第二方向在连接区中从各第一导线延伸。第二导线可与第一导线具有相同线宽。多个焊盘设置在连接区中并直接或通过第二导线电连接到第一导线，且焊盘可具有等于每条第一导线的宽度的二倍的宽度。第一导线结构的导线可分成多个组，每个组由第一导线结构的四条相邻导线形成。 每个组可包括四条导线和四个焊盘。所有组中第二导线和焊盘可具有相同结构，并可关于沿第一方向延伸的中心线对称设置。每个组可包括第一导线结构的第一至第四导线、第二导线结构的第一至第四导线、及焊盘结构的第一至第四焊盘。第一导线结构的第一至第四导线的每条可具有选定的第一宽度，第一至第四焊盘的每个沿第一方向可具有等于第一宽度的二倍的宽度。第一焊盘可从第二导线结构的第一导线突出。第二焊盘可从第二导线结构的第二导线突出。第一和第二焊盘可突出为沿彼此相反的方向延伸，第二焊盘可设置在第一焊盘的右侧。第三和第四焊盘可设置在第一焊盘的左侧。第三焊盘可从第二导线结构的第三导线突出。第四焊盘可从第二导线结构的第四导线突出。第三和第四焊盘可沿相反方向突出。第四焊盘可设置在第三焊盘右侧。第一和第二焊盘可沿第一方向间隔开等于第一宽度的间距。第二焊盘的右侧面可沿第一方向与第二导线结构的第一导线间隔开等于第一宽度的间距。第一焊盘的左侧面可沿第一方向与第二导线结构的第二导线间隔开等于第一宽度的间距。第三和第四焊盘可沿第一方向彼此间隔开等于第一宽度的间距。第四焊盘的右侧面可沿第一方向与第二导线结构的第三导线间隔开等于第一宽度的间距。第三焊盘的左侧面可沿第一方向与第二导线结构的第四导线间隔开等于第一宽度的间距。根据本发明概念的另一方面，提供一种形成半导体器件上的图案的方法。该方法可包括在衬底上形成导电层和绝缘层及在所述绝缘层上形成第一掩模图案。可在第一掩模图案和绝缘层上形成具有等于选定的目标线宽的厚度的第一间隔物层。回蚀刻所述第一间隔物层可在所述第一掩模图案的侧壁上形成第一间隔物。去除所述第一掩模图案可留下绝缘层上的间隔物，利用所述第一间隔物作为蚀刻掩模蚀刻所述绝缘层可用于形成第二掩模图案。形成第二间隔物层为具有等于导电层中的线的目标宽度的选定厚度并形成在第二掩模图案上，然后回蚀刻第二间隔物层从而在所述第二掩模图案的侧壁上形成第二间隔物， 当利用第二间隔物作为掩模来部分去除第二掩模图案时，可以得到另一掩模图案。利用第二间隔物作为蚀刻掩模蚀刻所述导电层可形成具有目标宽度的导线和宽度等于所述目标宽度的二倍的焊盘。第二掩模图案可包括焊盘区，其布置为具有等于两倍目标宽度的间距， 因为焊盘区在形成第一和第二间隔物层期间可填充以第二间隔物层，且被填充的焊盘区可用作用于形成焊盘的蚀刻掩模。第一掩模图案可利用包括沿第一方向延伸的第一区和从第一区延伸并具有第一至第三突出部的第二区的第一掩模图案形成。第一区可具有垂直于第一方向并等于三倍目标宽度的第二方向宽度。第一和第三突出部可沿第二方向从第一区的末端以矩形形状突出，并可与第二突出部的两侧彼此间隔开等于四倍目标宽度的间距。每个第一和第三突出部的第一方向宽度可等于二倍目标宽度。第二掩模图案可包括围绕第一突出部的第一部分、围绕第一和第二突出部之间的沟槽的第二部分、围绕第二和第三突出部之间的沟槽的第三部分、及围绕第三突出部的第四部分。焊盘区可包括第一至第四部分。第一至第四部分的每个的第一方向宽度可等于二倍目标宽度。形成第二间隔物层可包括用第二间隔物层覆盖第一至第四部分从而用第二间隔物层填充第一至第四部分。形成焊盘之后，该方法还可包括执行剪切工艺从而使导线彼此电隔离。图20是存储系统1300的框图，该存储系统1300采用包括根据本发明概念的示例实施方式的半导体器件的存储卡1310。参照图20，存储系统1300可包括处理器1330如CPU、随机存取存储器(RAM) 1340, 用户接口 1350、及调制解调器(modem) 1320，调制解调器1320可通过公共总线1360交换数据。存储系统1300的上述元件可通过公共总线1360传输信号到存储卡1310以及从存储卡1310接收信号。存储系统1300的每个部件，包括存储卡1310、处理器1330、RAM 1340、 用户接口 1350、及调制解调器1320，可形成为包括利用根据本发明概念的实施方式的工艺形成的精细图案。存储系统1300可应用于各种电子应用领域，例如固态驱动器(SSD) ,CMOS 图像传感器(CIS)和计算机应用芯片组等。例如，根据本发明概念的存储系统和器件可封装为包括球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)的各种器件封装中的一种。尽管本发明概念已经参照其示例性实施方式进行了特别示出和描述，然而将理解，可在其中进行形式和细节上的各种改变而不脱离本发明的权利要求的精神和范围。本申请要求2010年9月1日在韩国知识产权局提交的韩国专利申请 No. 10-2010-0085510的优先权，其在此通过引用全部引入作为参考。
权利要求
1.一种半导体器件，包括衬底，包括与连接区相邻的存储单元区；多条第一导线，具有第一最小线宽和第一最小线间距，设置为沿第一方向从所述存储单元区延伸到所述连接区；多条第二导线，具有第二最小线宽和第二最小线间距，设置为连接到所述多条第一导线的相应一条；及多个焊盘，设置在所述连接区中并电连接到所述第一导线。
2.如权利要求1的半导体器件，还包括以下至少一种 所述多条第一导线每条具有相同线宽和相同线间距；所述多个焊盘具有等于所述第一导线的所述最小线宽的两倍的宽度； 所述第二最小线宽和第二最小线间距等于所述第一最小线宽和第一最小线间距； 所述第一导线设置为多个导线组；所述第二导线在所述连接区中连接到所述第一导线并至少部分地沿垂直于所述第一方向的第二方向延伸；所述多个焊盘中的至少一个通过所述第二导线电连接到所述第一导线；及所述第一导线的第一方向长度作为与沿所述第一方向延伸的参考线的距离的函数而变化。
3.如权利要求2的半导体器件，其中所述多个导线组的每个为下面至少之一 由四条相邻的所述第一导线形成；设置得最接近所述参考线的所述导线组沿所述第一方向的长度大于设置得更远离所述参考线的导线组沿所述第一方向的长度； 所述焊盘对称设置；包括四条所述第二导线和四个所述焊盘；及在所有的导线组中所述第二导线和所述焊盘具有相同空间布置。
4.如权利要求3的半导体器件，其中所述第一导线构成形成在单元块中的字线和位线的至少一种。
5.一种形成半导体器件的图案的方法，包括在衬底上形成导电层和绝缘层及在所述绝缘层上形成第一图案化掩模；在所述第一图案化掩模和所述绝缘层上形成厚度等于选定的目标宽度的第一间隔物层；蚀刻所述第一间隔物层从而暴露所述第一图案化掩模的至少顶表面并在所述第一图案化掩模的侧壁上形成第一间隔物； 去除所述第一图案化掩模；利用所述第一间隔物作为蚀刻掩模蚀刻所述绝缘层从而形成第二图案化掩模； 在所述导电层和所述第二图案化掩模上形成第二间隔物层至等于所述目标宽度的厚度；蚀刻所述第二间隔物层以在所述第二图案化掩模的侧壁上形成第二间隔物，并去除所述第二图案化掩模；及利用所述第二间隔物作为蚀刻掩模蚀刻所述导电层以形成具有所述目标宽度的导线，其中所述第二图案化掩模包括以等于所述目标宽度的二倍的间距布置的焊盘区，所述焊盘区在形成所述第二间隔物层期间被填充以所述第二间隔物层，且所述填充的焊盘区用作用于形成所述焊盘的蚀刻掩模。
6.如权利要求5的方法，其中还包括以下至少之一所述第一间隔物围绕所述第一图案化掩模；所述第二间隔物围绕所述第二图案化掩模并在所述焊盘区具有等于所述选定的目标宽度二倍的第一方向宽度；及所述绝缘层由多个层形成并包括抗反射涂层。
7.如权利要求5的方法，其中形成所述第一图案化掩模包括形成沿第一方向延伸的第一区，所述第一区具有垂直于所述第一方向并等于所述目标宽度三倍的第二方向宽度； 第二区，沿第二方向从所述第一区的端部延伸并具有等于所述目标宽度三倍的第一方向宽度；第三区，从所述第二区延伸并包括第一、第二和第三突出部，所述第一和第三突出部在所述第二突出部的两侧与所述第二突出部间隔开等于所述目标宽度四倍的距离，且所述第一和第三突出部的每个的第二方向宽度是所述目标宽度的二倍。
8.如权利要求5的方法，其中形成所述第一图案化掩模包括形成多个单位图案，每个单位图案以等于所述目标宽度五倍的间距形成为整体型。
9.如权利要求8的方法，其中每个所述单位图案形成为具有第一区，所述第一区沿第一方向延伸并具有垂直于所述第一方向且等于所述目标宽度三倍的第二方向宽度。
10.如权利要求8的方法，其中所述单位图案关于第一方向中心线对称形成，并且沿第二方向设置在所述第一方向中心线之上和之下的单位图案的第一方向长度在所述第二方向上顺序减小。
11.如权利要求5的方法，其中所述绝缘层包括光致抗蚀剂层、无定形碳层和由碳氢化合物或其衍生物形成的层中的至少一种，所述第一间隔物包括相对于所述第一图案化掩模具有蚀刻选择性的材料，所述第二间隔物层包括相对于所述绝缘层具有蚀刻选择性的材料。
12.如权利要求5的方法，其中抗反射涂覆层进一步形成在所述绝缘层上。
13.如权利要求5的方法，其中所述第二图案化掩模包括所述绝缘层、所述抗反射涂覆层及部分所述第一间隔物。
14.如权利要求5的方法，还包括执行剪切工艺以在形成所述焊盘之后使所述导线彼此电隔离。
15.一种形成图案的方法，包括形成第一层和第二层；在所述第二层上形成第一图案化掩模；在所述第一图案化掩模和所述第二层上形成具有等于选定的目标宽度的厚度的第一间隔物层；毯覆式蚀刻所述第一间隔物层以暴露所述第一图案化掩模的至少部分顶表面并在所述第一图案化掩模的侧壁上形成第一间隔物；去除所述第一图案化掩模；利用所述第一间隔物作为蚀刻掩模蚀刻所述第二层以形成第二图案化掩模； 在所述第一层和所述第二图案化掩模上形成第二间隔物层至等于所述目标宽度的厚度；毯覆式蚀刻所述第二间隔物层以在所述第二图案化掩模的侧壁上形成第二间隔物，并去除所述第二图案化掩模；及利用所述第二间隔物作为蚀刻掩模蚀刻所述第一层以形成具有所述目标宽度的线和空间。
16.如权利要求15的方法，其中还包括以下至少之一 所述第一间隔物围绕所述第一图案化掩模；所述第二间隔物围绕所述第二图案化掩模并在至少一个选定区具有等于所述选定的目标宽度的多倍的第一方向宽度；及所述第二层由多个层形成。
17.如权利要求16的方法，其中所述第二层包括抗反射涂层。
18.如权利要求15的方法，其中所述第二层包括光致抗蚀剂层、无定形碳层和由碳氢化合物或其衍生物形成的层中的至少一种。
19.如权利要求15的方法，其中所述第一间隔物包括相对于所述第一图案化掩模具有蚀刻选择性的材料，且所述第二间隔物层包括相对于所述第二层具有蚀刻选择性的材料。
20.如权利要求15的方法，其中所述第二图案化掩模包括所述第二层、抗反射层及至少部分所述第一间隔物。
全文摘要
本发明公开了一种半导体器件及用于形成半导体器件的图案的方法。半导体器件可包括高密度图案，其具有的最小尺寸可小于光刻工艺的分辨率极限，半导体器件可具有衬底，包括存储单元区和相邻的连接区；多条第一导线，沿第一方向从存储单元区延伸到连接区；多条第二导线，从各第一导线连接到多个焊盘，所述焊盘具有等于每条第一导线的宽度的两倍的宽度。该方法可包括两级间隔物形成以提供亚分辨率线宽和空间以及最小线宽和空间的选定多倍。
文档编号H01L27/115GK102386190SQ20111025660
公开日2012年3月21日 申请日期2011年9月1日 优先权日2010年9月1日
发明者权五益, 梁松里, 赵哄, 郑丞弼, 金东贤 申请人:三星电子株式会社