专利名称：半导体器件和制造半导体器件的方法
技术领域：
本发明涉及一种半导体器件和制造半导体器件的方法。
背景技术：
已知形成在相同衬底上的具有异质双极晶体管(在下文中有时简单地称为异质结双极晶体管(HBT))的双极场效应晶体管(BiFET)器件和场效应晶体管(在下文中有时简单地称为FET)。通过使用其中制造HBT的半导体外延层和制造FET的半导体外延晶圆形成在相同化合物半导体衬底(诸如GaAs衬底)上的外延晶圆制造BiFET器件。通过使用包含在外延晶圆中作为蚀刻停止层的InGaP层的选择性湿蚀刻形成用于布置FET的栅极的凹部。与使用AWaAs层作为蚀刻停止层的现有方法相比较，该方法具有下述优点能够简单地控制蚀刻停止位置并且能够一次加工大量的晶圆。美国专利特开No. 2007/0278523公开了利用InGaP层作为蚀刻停止层的BiFET。 如美国专利特开No. 2007/0278523的图1中所示，缓冲层、H+-AlGaAs掺杂层、AlGaAs间隔层、未掺杂的InGaAs沟道层、AWaAs间隔层、n+_AWaAs掺杂层、AWaAs势垒层、InGaP蚀刻停止层、Ii+-GaAs欧姆接触层、InGaP蚀刻停止层、H+-GaAs子集电极层、H+-GaAs集电极层、 P+-GaAs基极层、n-InGaP发射极层、n_GaAs发射极层、以及Ii+-InGaAs发射极接触层连续地形成在半绝缘GaAs衬底上面的外延晶圆层上。通过蚀刻、电极的形成、以及绝缘膜的形成的步骤来制造在美国专利特开No. 2007/0278523的图4中示出的BiFET器件。在附图中公开的FET部分使用其中未掺杂的InGaAs层用作高迁移率沟道层的HEMT(高电子迁移率晶体管)结构。日本未经审查的专利申请公开No. 2009-224407公开了其中双极晶体管(HBT)和异质结场效应晶体管(HFET)形成在相同衬底上的BiHFET器件。在日本未经审查的专利公开No. 2009-224407中公开的器件具有InGaP蚀刻停止区域106。然而，日本未经审查的专利公开No. 2009-224407没有具体地公开在HFET区域中形成凹部时的蚀刻停止层。日本未经审查的专利公开No. 2008-60397,2007-157918,以及2002-184787公开一种关于单FET的技术。Proc. CS MANTECH Conf.，pp. 281-284(2010)公开了高电子迁移率沟道晶体管(HEMT)的沟道电子迁移率在用于BiFET的外延晶圆中劣化。作为还没有特开但是涉及BiFET的技术，提出了日本专利申请No. 2010-143647 (鉴于本申请，日本专利申请No. 2010-143647不是现有技术)
发明内容
本发明人发现BiFET器件涉及与通过相同的蚀刻工艺制造的单FET(即，其中HBT 没有形成在衬底上而是仅FET形成在衬底上的器件)相比较具有较高的导通电阻的问题。 为了研究包括在BiFET器件中的FET的导通电阻高于单FET的导通电阻的原因，本发明人已经进行如下面将会描述的评估/研究。作为美国专利特开No. 2007/0278523的图4中示出的BiFET器件中的FET的导通电阻值，获得2.0 to 2. 5 Ω mm的值。这是比从其中仅FET外延层形成在GaAs衬底上的外延晶圆制造的FET(在下文中有时简单地称为单FET)的1.5 Qmm的导通电阻高了 0.5 to l.OQmm的值。相关领域中的其它公司已知的是，高电子迁移率沟道晶体管(HEMT)的沟道中的电子迁移率在用于BiFET的外延晶圆中劣化，并且在Proc. CS MANTECH Conf.， pp. 281-284(2010)中也有这样的报道。当评估美国专利特开No. 2007/0278523的图4中示出的BiFET外延晶圆的FET沟道层中的电子迁移率时，获得6400cm2/V ·秒的值，其是与用于其中仅FET外延结构生长在GaAs衬底上的FET的沟道中的电子迁移率的6500cm2/V 秒基本上相同的值。因此，不能够认为沟道层中的电子迁移率的劣化可以增加导通电阻。然后，通过使用图沈中所示的器件，基于传输线模型，根据TLM方法分别评估 H+-GaAs盖帽层和InGaAs沟道层之间的接入电阻和FET沟道层的表面电阻。图沈中所示的附图标记311至319对应于在美国专利特开No. 2007/027523的图1中公开的化合物半导体层111至119。图沈中所示的附图标记320表示欧姆电极。根据评估，获得BiFET器件中的FET部分的接入电阻=0. 7至1. 0 Ω mm的结果。在 GaAs衬底上仅生长FET外延结构的情况下的接入电阻是0. 4 Ωπιπι。BiFET器件中的FET部分的接入电阻比单FET的接入电阻高了 0.3至0.60讓。考虑FET的导通电阻基本上为 (沟道表面电阻分量)+ (接入电阻)X 2，可以粗略地解释用于导通电阻的0. 5至1. 0 Qmm 的劣化量对应于接入电阻的增量。根据通过另一测量方式进行的TLM方法，基于测量的结果已经确认，欧姆电极和 H+-GaAs盖帽层之间的接触电阻在BiFET器件中的FET部分和单FET之间是相同的。鉴于上述评估，已经发现因为从Ii+-GaAs盖帽层到就在FET欧姆电极下方的 InGaAs沟道层的半导体中的高接入电阻使得BiFET器件中的FET的导通电阻高。能够如下地解释BiFET外延晶圆固有地出现但是在单FET外延晶圆中没有出现上述现象的原因。美国专利特开No. 2007/0278523的图4中示出的示例具有其中具有0. 5 μ m 或者更多的总厚度的HBT外延层生长在FET外延层上的结构。为了外延生长这样的厚半导体层，FET外延层被暴露到大约600°C至650°C的高温度很长时间。已经发现AWaAsP形成在FET部分中的InGaP蚀刻停止层和AWaAs势垒层之间的界面处。认为这可归咎于由于 Al和P之间的强结合力使得在HBT的外延生长期间P朝着AlGaAs扩散。大带隙的AlGaAsP 在导带侧上形成势垒。认为的是，因此Ii+-GaAs盖帽层和InGaAs沟道层之间的接入电阻增加。根据上述解释显然的是，已经强烈地需要抑制被包含在BiFET器件中的FET的导通电阻。为了研究包含在BiFET器件中的FET的导通电阻高于单FET的导通电阻的原因， 本发明人独立地进行了上述评估/研究。因此，上述解释根本没有意指或者自我承认现有技术。根据本发明的方面的半导体器件具有连续地形成在公共衬底上的第一和第二堆叠(stack)，其中在移除第二堆叠之后剩余的第一堆叠包括场效应晶体管，堆叠在第一堆叠上的第二堆叠包括不同于上述场效应晶体管的器件，并且包括场效应晶体管的第一堆叠具有蚀刻停止层，该蚀刻停止层定义形成在第一堆叠中的凹部的停止位置并且包括InGaP，下化合物半导体层，该下化合物半导体层被布置在被布置在凹部中的栅电极下方并且包括AlGaAs，以及间隔层，该间隔层插入在蚀刻停止层和下化合物半导体层之间，并且防止包含在蚀刻停止层中的磷(P)扩散到下化合物半导体层并且与下化合物半导体层的组成元素化学结合。间隔层能够防止磷热扩散并且防止场效应晶体管的导通电阻劣化。根据本发明的另一方面的制造半导体器件的方法，包括在衬底上形成第一堆叠(第一堆叠包含定义用于凹部的停止位置并且包括MGaP 的蚀刻停止层、布置在布置在凹部中的栅电极下方并且包括AlGaAs的下化合物半导体层、 以及间隔层，该间隔层插入在蚀刻停止层和下化合物半导体层之间，并且抑制包含在蚀刻停止层中的磷(P)热扩散到下化合物半导体层并且与下化合物半导体层的组成元素化学地结合)；在第一堆叠上外延生长第二堆叠；部分地移除第二堆叠以暴露第一堆叠的上表面；形成朝着第一堆叠的上表面的凹部直到到达根据蚀刻停止层的停止位置；以及在凹部中形成栅电极。根据本发明的方面，能够抑制包含在BiFET器件中的FET的导通电阻的劣化。
图1是示出根据第一实施例的BiFET器件的概述截面构造的截面图；图2是根据第一实施例的BiFET器件的示意性制造步骤视图；图3是根据第一实施例的BiFET器件的示意性制造步骤视图；图4是根据第一实施例的BiFET器件的示意性制造步骤视图；图5是根据第一实施例的BiFET器件的示意性制造步骤视图；图6是根据第一实施例的BiFET器件的示意性制造步骤视图；图7是根据第一实施例的BiFET器件的示意性制造步骤视图；图8是根据第一实施例的BiFET器件的示意性制造步骤视图；图9是根据第一实施例的BiFET器件的示意性制造步骤视图；图10是示出根据第二实施例的BiFET器件的示意性截面构造的截面图；图11是示出根据第三实施例的BiFET器件的示意性截面构造的截面图；图12是示出根据第四实施例的BiFET器件的示意性的横截面构造的横截面图；图13是示出根据第五实施例的BiFET器件的示意性的横截面构造的横截面图；图14是示出根据第六实施例的BiFET器件的示意性截面构造的截面图；图15是示出根据第七实施例的BiFET器件的示意性截面构造的截面图；图16是示出根据第八实施例的BiFET器件的示意性截面构造的截面图17是示出根据第九实施例的BiFET器件的示意性截面构造的截面图；图18是示出根据第十实施例的BiFET器件的示意性截面构造的截面图；图19是示出根据第十一实施例的BiFET器件的示意性截面构造的截面图；图20是示出根据第十二实施例的BiFET器件的示意性截面构造的截面图；图21是示出根据第十三实施例的BiFET器件的示意性截面构造的截面图；图22是示出根据第十四实施例的BiFET器件的示意性截面构造的截面图；图23是根据第十四实施例的半导体集成电路的示意性电路图；图M是根据第十五实施例的半导体集成电路的示意性电路图；图25A和图25B是示出根据参考示例的FET器件的示意性截面构造的截面图；以及图沈是示出评估接入电阻的方法的说明图。
具体实施例方式下面将会描述本发明的优选实施例。能够适当地组合稍后要描述的实施例中的每一个并且也能够断言由于组合导致的协同效果。相同的元件附有相同的附图标记，因此将会省略重复解释。为了描述的方便，简化了附图。第一实施例将会参考图1至图9描述本发明的第一实施例。图1是示出BiFET器件的示意性截面图构造的截面图。图2至图9是BiFET器件的示意性制造步骤视图。在本实施例中，在BiFET外延晶圆的制造期间根据下面的描述显然的，包括GaAs 的间隔层9插入在包括InGaP的蚀刻停止层10和包括AlGaAs的势垒层8之间以抑制包含在蚀刻停止层10中的磷(P)热扩散到势垒层8并且与势垒层8的组成元素化学结合。通过抑制包括在蚀刻停止层10中的磷(P)扩散到AlGaAs层并且形成AlGaAsP能够防止接入电阻的增加。用于间隔层的具体材料没有仅限制为GaAs，只要它们没有包含Al。此外，蚀刻可以是湿蚀刻或者干蚀刻。根据图25A和图25B中所示的参考示例显然的是，在BiFET器件的情况下获得上述插入间隔层9的效果但是在其中没有并入双极晶体管的单FET器件的情况下没有获得上述效果。将会进行具体的描述。如图1中所示，BiFET器件100包括连续地堆叠在公共衬底1上的第一堆叠SLlO和第二堆叠SL20。双极晶体管(HBT)形成在第一区域(HBT区域) RlO中并且场效应晶体管(FET)形成在BiFET器件100的第二区域(FET区域)R20中。在第二区域R20中，移除第二堆叠SL20，剩余第一堆叠SL10，并且在此状态下制造FET。如图1中所示，BiFET器件100具有公共衬底1、缓冲层2、电子供给层3、间隔层 4、沟道层5、间隔层6、电子供给层7、势垒层8、间隔层9、蚀刻停止层10、欧姆接触层(有时候也称为盖帽层)11、蚀刻停止层12、子集电极层13、集电极层(也用作蚀刻停止层)14、集电极层15、基极层16、发射极层17、发射极层18、以及发射极接触层19。此外，BiFET器件 100具有发射极电极20、基极电极21、集电极电极22、源电极23、漏电极M、栅电极25、以及绝缘区域沈。第一堆叠SLlO包括堆叠在公共衬底1上的化合物半导体层2至11。第二堆叠SL20包括堆叠在第一堆叠SLlO上的化合物半导体层12至19。缓冲层2是500nm厚度的化合物半导体层。电子供给层3是以3X 1018cm_3掺杂 Si杂质的4nm厚度的!!+-AKiaAs层。间隔层4是2nm厚度的未掺杂的AKiaAs层。沟道层 5是15nm厚度的未掺杂的InGaAs层。间隔层6是2nm厚度的未掺杂的AKiaAs层。电子供给层7是以3X IO18CnT3掺杂Si杂质的IOnm厚度的Ii+-AWaAs层。势垒层8是25nm厚度的未掺杂的AlGaAs层。间隔层9是2nm厚度的未掺杂的GaAs层。蚀刻停止层10是IOnm 厚度的未掺杂的InGaP层。欧姆接触层11是以4 X 1018cm_3掺杂Si杂质的150nm厚度的 H+-GaAs层。蚀刻停止层12是以4 X IO1W3掺杂Si杂质的20nm厚度的Ii+-InGaP层。子集电极层13是以4X IO18CnT3掺杂Si杂质的850nm厚度的Ii+-GaAs层。集电极层14是以
1X IO16CnT3掺杂Si杂质的60nm厚度的n-InGaP层。集电极层15是以5X IO15CnT3掺杂Si 杂质的900nm厚度的rT-GaAs层。基极层16是以4X IO19CnT3掺杂C杂质的90nm厚度的 P+-GaAs层。发射极层17是以4X IO17CnT3掺杂Si杂质的30nm厚度的n-hGaP层。发射极层18是以3 X IO17CnT3掺杂Si杂质的IOOnm厚度的n-GaAs层。发射极接触层19是以
2X IO1W掺杂％杂质的IOOnm厚度的Ii+-InGaAS层。电极20至25由诸如Al的金属形成。通过绝缘区域沈确保HBT和FET之间的器件隔离。在BiFET器件100中，因为双极晶体管和场效应晶体管形成在公共衬底上，所以功能电路能够成为单片电路。例如，放大器电路能够由双极晶体管组成并且开关器件能够由场效应晶体管组成。对本领域的技术人员来说通常已经合并在BiFET器件100中的HBT和 FET中的具体操作机制。因此，在本公开中，将会省略用于它们的操作的详细描述。使用HBT 的模式(例如，发射极接地、基极接地、或者集电极接地)是可选的。将会参考图2至图9描述图1中所示的BiFET器件100的制造步骤。首先，如图2中所示，通过在公共衬底1上的外延生长连续地形成第一堆叠SLlO 和第二堆叠SL20。在第一堆叠SLlO上外延生长第二堆叠SL20的过程中，第一堆叠SLlO在被暴露到大约600°C至650°C的高温度很长时间。在这样的情况下，可能的是，包含在作为第一堆叠SLlO的组成层的蚀刻停止层10中的磷(P)会热扩散到势垒层8。在本实施例中，GaAs间隔层9插入在InGaP蚀刻停止层10和AlGaAs势垒层8之间。因此，在第一堆叠SLlO上外延生长第二堆叠SL20的过程中，即使当第一堆叠SLlO被长时间地暴露到大约600°C至650°C的温度时，间隔层也能够有效地防止包含在InGaP蚀刻停止层10中的磷(P)扩散到AlGaAs势垒层8并且化学地结合AlGaAs势垒层8的组成元素。然后，如图3中所示，形成发射极电极20并且然后通过蚀刻部分地移除发射极接触层19和发射极层18。具体地，在图2中所示的外延晶圆的整个表面上方首先形成WSi 层之后，通过使用光刻胶进行图案化。然后，通过使用光刻胶图案作为掩模蚀刻WSi层。因此，WSi层的剩余部分形成发射极电极20。然后，通过使用发射极电极20作为掩模来蚀刻并且部分地移除n+^nGaAs发射极接触层19和n-GaAs发射极层18。执行蚀刻直到暴露 n-InGaP发射极层17的表面。因此，获得图3中所示的结构。然后，如图4中所示，形成基极电极21，并且通过蚀刻部分地移除发射极层17-集电极层14。具体地，使用光刻胶作为掩模通过气相沉积剥离方法将Pt-Ti-Pt-Au层形成在 n-InGaP发射极层17上。通过热处理使Pt-Ti-Pt-Au层接触P+-GaAs基极层16以形成基极电极21。随后，使用光刻胶作为掩模部分地移除n-hGaP发射极层17、P+-GaAs基极层 16、n-GaAS集电极层15、以及Ii+-InGaP集电极层14。执行蚀刻直到暴露Ii+-GaAs子集电极层13。因此，获得图4中所示的结构。然后，如图5中所示，执行蚀刻处理。具体地，使用光刻胶作为掩模通过蚀刻部分地移除Ii+-GaAs子集电极层13和Ii+-InGaP蚀刻停止层12。执行蚀刻处理直到暴露n+-GaAs 盖帽层11。因此，获得图5中所示的结构。然后，如图6中所示，形成绝缘区域。具体地，使用光刻胶作为掩模注入硼离子以形成绝缘区域26。因此，获得图6中所示的结构。然后，如图7中所示，形成电极。具体地，使用光刻胶作为掩模通过气相沉积剥离方法将AuGe-Ni-Au层形成在Ii+-GaAs子集电极层13上以形成集电极电极22。以相同的方式，使用光刻胶作为掩模通过气相沉积剥离方法将AuGe-Ni-Au层形成在Ii+-GaAs盖帽层11 上以形成源电极23和漏电极24。然后，这些电极欧姆接触其中通过热处理布置电极的化合物半导体层。因此，获得图7中所示的结构。然后，如图8中所示，选择性地蚀刻堆叠表面SlO以在电极23和M之间形成凹部 50。具体地，栅极开口构图的光刻胶膜形成在要布置栅极结构的区域R25中。使用光刻胶层作为掩模通过包括硫酸、含水过氧化氢、以及水的混合蚀刻剂进行蚀刻来移除Ii+-GaAs盖帽层11。接下来，通过包括硫酸和水的混合蚀刻剂进行蚀刻来移除n-InGaP蚀刻停止层10。 蚀刻停止层10下方的未掺杂的GaAs间隔层9形成为2nm的厚度。因此，通过蚀刻移除蚀刻停止层10的同时移除间隔层9。通过蚀刻处理暴露未掺杂的AWaAs势垒层8的表面以获得图8中所示的结构。如8中所示，凹部50具有横向侧面50a、横向侧面50b、以及底部50c。凹部50具有向上扩大的锥形部分。即，凹部50具有从底部朝上扩大孔直径的部分。横向侧面50a具有在向下方向上延伸以接近电极M的部分。横向侧面50b具有在向下方向上延伸以接近电极23的部分。然后，如图9中所示，在凹部50中制造栅电极25。具体地，使用与在形成凹部时的掩模相同的掩模通过气相沉积剥离方法来形成栅电极25。因此，获得图9中所示的BiFET 器件100。在本实施例中，根据上面的解释显然的是，插入在AlGaAs势垒层8和InGaP蚀刻停止层10之间的GaAs间隔层9抑制P在BiFET的外延晶圆生长期间从InGaP蚀刻停止层 10扩散到AWaAs势垒层8。结果，因为没有形成在导带侧产生势垒的AWaAsP，因此也没有增加接入电阻。虽然Ii+-GaAs盖帽层11被布置在InGaP蚀刻停止层10上，但是在该侧上的界面处也也没有发生由于P的扩散导致的接入电阻的增加。结果，能够获得大约与仅 FET外延层(与堆叠SLlO相对应)生长在衬底上的情况中相同的1.3 Qmm的导通电阻。可以足够的是，要插入的间隔层9的厚度大于能够抑制磷(P)的扩散的厚度。间隔层9的厚度优选是0. 5nm或者更大并且，更加优选地，是2nm或者更大。在上面描述的解释中使用2nm厚度的间隔层9。在这样的情况下，在移除hGaP蚀刻停止层10时通过蚀刻也能够移除GaAs间隔层9。结果，栅电极25能够接触具有高肖特基势垒的MGaAs势垒层8并且能够制造具有高栅极正向电压并且还具有高栅极击穿电压的 FET。
第二实施例将会参考图10描述第二实施例。图10是示出BiFET器件的示意性截面构造的截面图。在本实施例中，不同于第一实施例，用于蚀刻InGaP蚀刻停止层10的时间变得较长并且从其表面蚀刻AlGaAs势垒层8大约数nm。而且在本实施例中，能够获得与第一实施例相同的效果(低FET导通电阻和高栅极击穿电压)。第三实施例将会参考图11描述第三实施例。图11是示出BiFET器件的示意性截面构造的截面图。在不同于第一实施例的本实施例中，通过使用于蚀刻InGaP蚀刻停止层10的时间变得较短而剩下GaAs间隔层9。而且在本实施例中，能够获得与第一实施例中相同的效果。在本实施例中，栅极侧上的沟道层和半导体的表面之间的距离增加，并且从表面延伸的表面耗尽层的影响减轻以增加栅极侧上的沟道层中的表面载流子浓度。结果，栅极的侧面上的表面电阻减少以获得比第一实施例中低的FET的导通电阻。因为就在栅极下方的GaAs间隔层9的厚度为2nm，所以不存在劣化栅极击穿电压的问题。当间隔层9的厚度增加时，GaAs层也就出现在FET的栅电极下方。GaAs层与 AlGaAs层相比具有较低的肖特基势垒以降低栅极正向电压并且降低栅极击穿电压。鉴于上述，在本实施例中，薄的GaAs层被用作间隔层9。在这样的情况下，由于就在间隔层9下方的AKiaAs层的肖特基势垒导致没有击穿电压的显著降低。为了抑制栅极击穿电压的劣化， 间隔层9的厚度优选地是IOnm或者更少。第四实施例将会参考图12描述第四实施例。图12是示出BiFET器件的示意性截面构造的截面图。在本实施例中，不同于第一实施例，GaAs间隔层9留在形成在MGaAs势垒层8上的栅电极25 —侧上。而且在本实施例中，也能够以与第一实施例相同的方式降低FET的导通电阻并且能够以与第一实施例相同的方式获得高的栅极击穿电压。第五实施例将会参考图13描述第五实施例。图13是示出BiFET器件的示意性截面构造的截面图。在本实施例中，不同于第一实施例，InGaP蚀刻停止层27和GaAs层观插入在GaAs 间隔层9和^GaP蚀刻停止层10之间。通过将蚀刻停止层堆叠为多层，能够形成具有两级栅极凹部的双凹部结构。如图13中示意性地示出的，凹部51形成在区域R25中并且，随后， 形成凹部52。凹部51的孔直径大于凹部52的孔直径。而且在本实施例中，因为插入GaAs间隔层9使得防止P从InGaP蚀刻停止层27扩散到AWaAs势垒层8，因此能够以与第一实施例相同的方式获得低的FET的导通电阻。此外，双凹部结构能够缓和栅极末端处的电场以获得较高的栅极击穿电压。第六实施例将会参考图14描述第六实施例。图14是示出BiFET器件的示意性截面构造的截面图。在本实施例中，使用以5X IO17CnT3掺杂Si杂质的n-GaAs间隔层四替代第一实施例中示出的未掺杂的GaAs间隔层9。在这样的情况下，也能够获得与第一实施例中相同的效^ ο通过像在第一实施例中一样对GaAs间隔层四进行掺杂，在没有降低栅极击穿电压的情况下能够进一步减少接入电阻。结果，将由于掺杂导致的减少电阻的效果协同组合到GaAs间隔层的效果以获得较低的FET的导通电阻并且能够获得与第一实施例中基本相同的栅极击穿电压。此外，可以降低栅极击穿电压而没有问题，对GaAs间隔层四的掺杂量能够增加到大约4X1018cm_3。第七实施例将会参考图15描述第七实施例。图15是示出BiFET器件的示意性截面构造的截面图。在本实施例中，使用以4X IO18CnT3掺杂Si杂质的Ii+-InGaP蚀刻停止层30替代第一实施例中示出的未掺杂的InGaP蚀刻停止层10。在这样的情况下，也能够获得与第一实施例中相同的效果。与在第一实施例中一样对InGaP蚀刻停止层30进行掺杂能够进一步减少接入电阻同时没有降低栅极击穿电压。结果，将由于掺杂导致减少电阻的效果协同组合到GaAs间隔层9的效果以获得低的FET的导通电阻。此夕卜，因为与在GaAs中相比，在hGaP中Si杂质能够被掺杂到较高的浓度，所以对于蚀刻停止层30的掺杂量可以增加到大约lX1019cm_3。第八实施例将会参考图16描述第八实施例。图16是示出BiFET器件的示意性截面构造的截面图。在本实施例中，杂质扩散层31插入在第一实施例中示出的GaAs间隔层9与未掺杂的 AlGaAs势垒层8之间。杂质扩散层31是以1 X 1018cm_3掺杂Si杂质的2nm厚度的Ii+-AKktAs 层。在本实施例中，也能够获得与第一实施例中相同的效果。在该实施例中，通过使用于通过蚀刻移除InGaP蚀刻停止层10的时间变得较长来移除n+-AWaAs层31。然后，栅电极25 被布置在暴露的未掺杂的AWaAs势垒层8上。而且在本实施例中，插入Ii+-AWaAs层31并且通过从用于形成栅电极的区域蚀刻来进行移除能够进一步减少接入电阻而没有降低栅极击穿电压。结果，将由于掺杂导致减少电阻的效果协同组合到GaAs间隔层9的效果并且能够获得较低的FTT的导通电阻并且能够获得与在第一实施例中基本相同的栅极击穿电压。第九实施例将会参考图17描述第九实施例。图17是示出BiFET器件的示意性截面构造的截面图。在本实施例中，使用包括低掺杂的中间层的盖帽堆叠32替代在第一实施例中示出的盖帽层11。具体地，从衬底侧起，盖帽堆叠32包括以IX IO18CnT3掺杂Si杂质的5nm 厚度的n+-GaAs层32a、以4X IO1W3掺杂Si杂质的50nm厚度的rT-GaAs层32b、以及以 4 X IO1W3掺杂Si杂质的IOOnm厚度的Ii+-GaAs层32c。而且在本实施例中，能够获得与第一实施例相同的效果。在第一实施例中，盖帽层11是以4X IO18CnT3掺杂Si杂质的150nm 厚度的Ii+-GaAs层。而且在本实施例中，通过插入高电阻的IT-GaAs层32b，在没有使用第五实施例中示出的双凹部结构的情况下能够获得高栅极击穿电压。第十实施例将会参考图18描述第十实施例。图18是示出BiFET器件的示意性截面构造的截面图。在本实施例中，使用以3X IO17CnT3掺杂Si杂质的25nm厚度的rT-AWaAs势垒层35 替代在第一实施例中示出的未掺杂的AKiaAs势垒层8。在这样的情况下，也能够获得与在第一实施例相同的效果。而且在本实施例中，通过以低浓度掺杂AlGaAs势垒层35，能够最小化击穿电压的降低以减少由AKiaAs势垒层35引起的接入电阻的增加。结果，将由于对势垒层的掺杂导致减少电阻的效果协同组合到由于GaAs间隔层9的效果导致的效果并且能够获得较低的 FET的导通电阻。第i^一实施例将会参考图19描述第十一实施例。图19是示出BiFET器件的示意性截面构造的截面图。在前面的实施例中，H+-AlGaAs电子供给层3和7被布置在未掺杂的InGaAs沟道层5上面和下面。在本实施例中，替代地，使用以片的形式添加Si杂质的外延结构(delta 掺杂结构)。而且在这样的情况下，能够获得与在先前的实施例中相同的效果。如图19中所示，IX IO12CnT2的表面浓度的Si delta掺杂层38形成在6nm厚度的未掺杂的AWaAs层36中。此外，3 X IO12CnT2的表面浓度的Si delta掺杂层39形成在 30nm厚度的未掺杂的AWaAs层37中。Si delta掺杂层38形成为与InGaAs沟道层5隔开4nm。以相同的方式，Si delta掺杂层39形成为与hGaAs沟道层5也隔开4nm。而且在本实施例中，能够以与先前的实施例中相同的方式获得低的FET的导通电阻和高的栅极击穿电压。第十二实施例将会参考图20描述第十二实施例。图20是示出BiFET器件的示意性截面构造的截面图。在先前的实施例中，使用使用未掺杂的^GaAs层5作为沟道的高电子迁移率晶体管(HEMT)结构。在本实施例中，使用与其不同的沟道结构。在本实施例中，也能够获得与先前的实施例中相同的效果。如图20中所示，以3X IO17CnT3掺杂Si杂质的IOOnm厚度的n-GaAs层40被用作沟道层。而且在本实施例中，因为以与第一实施例中相同的方式将GaAs间隔层9插入在 InGaP蚀刻停止层10和AlGaAs势垒层8之间，因此减少了接入电阻并且能够获得低的FET 的导通电阻。第十三实施例将会参考图21描述第十三实施例。图21是示出BiFET器件的示意性截面构造的截面图。在先前的实施例中，HBT和FET形成在相同衬底上。相反地，在本实施例中，两个 FET形成在相同衬底上并且这些的阈值电压变得不同。而且在本实施例中，能够获得与在先前的实施例中相同的效果。如图21中所示，布置堆叠41替代在第一实施例中示出的未掺杂的AlGaAs势垒层 8。堆叠41包括4nm厚度的未掺杂的AWaAs势垒层41a、2nm厚度的GaAs间隔层41b、5nm 厚度的未掺杂的InGaP蚀刻停止层41c、2nm厚度的GaAs间隔层41d、以及15nm厚度的未掺杂的AWaAs势垒层41e。通过将栅电极46布置在使用InGaP蚀刻停止层41c形成的凹部中，在掺杂到具有负阈值电压的耗尽型FET(FETIO)中，具有正阈值电压FET(FET 20)的增强型FET能够形成在相同衬底上。在本实施例中，GaAs间隔层41b插入在InGaP蚀刻停止层41c和AlGaAs势垒层 41a之间并且GaAs间隔层41d插入在InGaP蚀刻停止层41c和AlGaAs势垒层41e之间。 这以与第一实施例中相同的方式减少了接入电阻并且能够为耗尽型FET和增强型FET获得低的导通电阻。第十四实施例
将会参考图22和23描述第十四实施例。在本实施例中，功率放大器IC芯片包括在先前的实施例中的一个中示出的BiFET器件。而且在本实施例中，能够获得与对于先前的实施例解释的相同的效果。图22是示出IC芯片200的平面构造的示意图。图23示出IC芯片200的概述等效电路图。如图22中所示，IC芯片200具有包括BiFET工艺中制造的HBT部分的多个功率放大器Pl至P3、包括在BiFET工艺中制造的耗尽模式FET部分的多个RF切换开关SWl和 SW2、包括HBT和FET的偏置控制电路180、多个电容器Cl至C4、电感器hi、多个栅极电阻器R、以及互连线L。此外，IC芯片200具有RF输出端子焊盘149 ；发射极电极120 ；基电极 121 ；集电极电极122 ；接地的导通孔BH ；Vcl焊盘150 ；接触部分CR ；欧姆电极123、124 ；栅电极125 ；绝缘区域126 ；RF输入端子焊盘148 ；以及控制电压焊盘151至156。发射极电极120对应于在先前的实施例中示出的发射极电极20。这也可应用于基电极和集电极电极。欧姆电极123对应于在先前的实施例中示出的电极23。这也可应用于欧姆电极1 和栅电极125。键合线的一端被连接到布置在IC芯片200中的焊盘以与外部部分(封装、模块等等)建立电气耦合。布置焊盘150、151以提供集电极电压。焊盘 152至155连接到偏置控制电路180。如图23中所示，当需要高输出功率时，IC芯片200在初始级(第一级PA:P1)借助于RF切换开关SWl将RF信号发送到功率放大器，通过第一级功率放大器-电容器C3-末级功率放大器(末级PA:P2)放大信号并且从RF输出端子焊盘149输出放大到想要的功率水平的RF信号。当需要低输出时，为了防止在通过使用大发射极尺寸的BHT的末级PA(末级 PA:P2)的操作时消耗电流的增加，借助于RF切换开关SWl将RF信号发送到旁通放大器 (旁通PA:P3)，将其放大到想要的功率水平，并且将其从RF输出端子焊盘149借助于电感器hi-电容器C4-RF切换开关SW2输出。通过在偏置控制电路180中控制上述输出来切换RF输出功率。因为应用于IC芯片200的第一实施例的BiFET中的FET具有低的导通电阻，所以切换开关部分中的RF信号损耗小。因此，能够减少功率放大器中的每一个中的输出功率。结果，本实施例能够提供一种功率放大器IC芯片，其能够改变输出功率同时保持高功率增加效率。第十五实施例将会参考图M描述第十五实施例。在本实施例中，功率放大器IC芯片包括在先前的实施例中的一个中示出的BiFET器件。而且在这样的情况下，能够获得与对于先前的实施例解释的相同效果。图M示出在使用实施例1中示出的BiFET的情况下的功率放大器IC的等效电路图。如图M中所示，IC芯片200具有包括在BiFET工艺中形成的HBT部分的功率放大器 PA;和包括电容器和电感器的多个输入匹配电路211 Qlla至211c)。包括电容器和电感器部分的输出匹配电路212 (212a至212c)布置在电气耦合IC芯片210的模块衬底上。匹配到三个频率的三个输入匹配电路211a至211c形成在IC芯片210上。另一方面，输出匹配电路21 至211c优选地包括用于传递功率放大器放大的RF信号的在匹配电路部分中具有较少的信号损耗的部分，并且在本实施中它们包括具有低内部串联电阻的电容器和电感器组件。然后，通过芯片中的切换开关SW切换输入/输出匹配电路。因为组合地具有IC芯片210和输出匹配电路212的器件220以与第一实施例相同的方式具有FET的较低的导通电阻的BiFET，所以在RF切换开关中，RF信号的损耗小。因此，能够减少功率放大器的输出功率。结果，本实施例能够提供一种功率放大器IC芯片，其能够有效地放大不同频率的 RF信号。参考示例将会参考图25A和图25B解释参考示例。在本参考示例中，为了确认GaAs间隔层仅对BiFET外延晶圆(参考图1 具有连续地形成在衬底上的堆叠SLlO和堆叠SL201的晶圆)具有效果，提供了其中仅生长FET外延层的晶圆(参考图1:仅具有堆叠SLlO的晶圆形成在衬底上)并且制造FET以评估导通电阻和接入电阻。在先前的实施例中的每一个中，双极晶体管和场效应晶体管形成在相同衬底上。 在参考示例的情况下，仅场效应晶体管形成在衬底上。结果，不同于第一实施例，堆叠SL20 没有形成在堆叠SLlO上。图25A示出不具有GaAs间隔层，并且具有直接地布置在AKiaAs势垒层8上的 InGaP蚀刻停止层10的结构。图25B示出GaAs间隔层9插入在AlGaAs势垒层8和InGaP 蚀刻停止层10之间的结构。鉴于发明人执行的评估的结果，不管是否存在GaAs间隔层，对于图25A和图25B 中所示的FET的导通电阻，获得了基本相同的1.5 Qmm导通电阻。鉴于结果，应确认的是， 在衬底上仅形成FET的情况下，即使当GaAs间隔层9插入在AWaAs势垒层8和InGaP蚀刻停止层10之间时也不能够获得减少导通电阻的实质效果。本发明不限于上述实施例而是在不脱离本发明的精神的范围内能够可选择地进行修改。例如，可以在堆叠SL20中制造除了双极晶体管之外的其它器件，例如，PIN二极管。 可以可选择地选择插入在势垒层和蚀刻停止层之间的特定材料。插入在势垒层和蚀刻停止层之间的间隔层可以具有多层结构。
权利要求
1.一种半导体器件，所述半导体器件具有连续地形成在公共衬底之上的第一和第二堆叠，其中移除所述第二堆叠之后剩余的所述第一堆叠包括场效应晶体管， 其中堆叠在所述第一堆叠之上的所述第二堆叠包括不同于上述场效应晶体管的器件，并且其中包括所述场效应晶体管的所述第一堆叠包含蚀刻停止层，所述蚀刻停止层定义用于形成在所述第一堆叠中的凹部的停止位置并且包括InGaP ；下化合物半导体层，所述下化合物半导体层被布置在栅电极之下并且包括AlGaAs，所述栅电极被布置在所述凹部中；以及间隔层，所述间隔层插入在所述蚀刻停止层和所述下化合物半导体层之间。
2.根据权利要求1所述的半导体器件，其中所述间隔层插入在所述蚀刻停止层和所述下化合物半导体层之间，以便防止包含在所述蚀刻停止层中的磷热扩散到所述下化合物半导体层并且与所述下化合物半导体层的组成元素化学地结合。
3.根据权利要求1所述的半导体器件，其中形成在所述第二堆叠中的不同器件是双极晶体管。
4.根据权利要求1所述的半导体器件，其中所述间隔层的厚度是0.5nm或者更多。
5.根据权利要求1所述的半导体器件，其中所述间隔层的厚度是2nm或者更多。
6.根据权利要求1所述的半导体器件，其中所述间隔层包括GaAs。
7.根据权利要求1所述的半导体器件，其具有所述蚀刻停止层作为第一蚀刻停止层， 所述器件进一步包括第二蚀刻停止层，所述第二蚀刻停止层形成在所述第一蚀刻停止层之上；以及栅电极，所述栅电极布置在根据所述第一和第二蚀刻停止层阶梯地形成的所述凹部中。
8.根据权利要求1所述的半导体器件，其中杂质被添加到所述蚀刻停止层和所述间隔层中的至少一个。
9.根据权利要求1所述的半导体器件，进一步包括化合物半导体层，所述化合物半导体层形成在所述下化合物半导体层和所述间隔层之间并且包括与所述下化合物半导体层相同的材料， 其中杂质被添加到所述化合物半导体层。
10.根据权利要求1所述的半导体器件，进一步包括 盖帽堆叠，所述盖帽堆叠形成在所述蚀刻停止层之上，其中所述盖帽堆叠包含在上化合物半导体层和下化合物半导体层之间具有相对高的电阻的中间层。
11.根据权利要求1所述的半导体器件，其中杂质被添加到所述下化合物半导体层。
12.根据权利要求1所述的半导体器件，其中所述器件包括包括未掺杂的InGaAs层的沟道层和被布置在所述沟道层之上和之下以夹持所述沟道层的一组电子供给层。
13.根据权利要求1所述的半导体器件，其中所述器件包括沟道层，所述沟道层包括未掺杂的InGaAs层；以及掺杂结构，其中在与所述沟道层的上表面隔开的位置处以片状添加杂质并且在与所述沟道层的下表面隔开的位置处以片的形式添加杂质。
14.根据权利要求1所述的半导体器件，其具有场效应晶体管作为第一场效应晶体管、 所述蚀刻停止层作为第一蚀刻停止层、所述下化合物半导体层作为第一化合物半导体层、 以及所述间隔层作为第一间隔层，其中所述第一堆叠进一步包括具有与所述第一场效应晶体管的阈值电压不同的阈值电压的第二场效应晶体管，并且其中所述第一堆叠包括第二蚀刻停止层，所述第二蚀刻停止层定义凹部的停止位置并且包括hGaP，在所述凹部处要布置所述第二场效应晶体管的栅电极；第二下化合物半导体层，所述第二下化合物半导体层被布置在所述第二场效应晶体管的栅电极之下并且包括AlGaAs ；以及第二间隔层，所述第二间隔层插入在所述第二蚀刻停止层和所述第二下化合物半导体层之间，并且防止包含在所述第二蚀刻停止层中的磷(P)热扩散到所述第二下化合物半导体层并且与所述第二下化合物半导体层的组成元素化学地结合。
15.根据权利要求1所述的半导体器件，在所述第二堆叠中制作的不同器件是双极晶体管，所述半导体器件包括放大器，所述放大器包括所述双极晶体管；以及开关器件，所述开关器件包括场效应晶体管。
16.一种制造半导体器件的方法，包括在衬底之上形成第一堆叠，所述第一堆叠包含蚀刻停止层，所述蚀刻停止层定义凹部的停止位置并且包括InGaP ；下化合物半导体层，所述下化合物半导体层被布置在栅电极之下并且包括AlGaAs，所述栅电极被布置在所述凹部中；以及间隔层，所述间隔层插入在所述蚀刻停止层和所述下化合物半导体层之间，用于防止包含在所述蚀刻停止层中的磷 (P)热扩散到所述下化合物半导体层并且与所述下化合物半导体层的组成元素化学地结合；在所述第一堆叠之上外延生长第二堆叠；部分地移除所述第二堆叠以暴露所述第一堆叠的上表面；将凹部形成到所述第一堆叠的上表面，直到所述凹部到达根据所述蚀刻停止层的所述停止位置；以及在所述凹部中形成栅电极。
全文摘要
本发明提供一种半导体器件和制造半导体器件的方法。半导体器件具有连续地形成在公共衬底上的第一和第二堆叠，其中在移除第二堆叠之后剩余的第一堆叠包括场效应晶体管，堆叠在第一堆叠上方的第二堆叠包括不同于上述场效应晶体管的器件，并且包括场效应晶体管的第一堆叠具有蚀刻停止层，该蚀刻停止层定义形成在第一堆叠中的凹部的停止位置并且包括InGaP；下化合物半导体层，该下化合物半导体层被布置在被布置在凹部中的栅电极下方并且包括AlGaAs；以及间隔层，该间隔层被插入在蚀刻停止层和下化合物半导体层之间，以防止包含在蚀刻停止层中的磷(P)扩散到下化合物半导体层并且化学结合下化合物半导体层的组成元素。
文档编号H01L21/8249GK102569296SQ201110365370
公开日2012年7月11日 申请日期2011年11月17日 优先权日2010年11月18日
发明者尾藤康则 申请人:瑞萨电子株式会社