专利名称：具有栅极叠层的器件的制作方法
技术领域：
本公开涉及具有栅极叠层的器件及其制造方法。
背景技术：
静电放电(ESD)保护器件用于防止集成电路(IC)在制造和使用期间受到ESD损害。例如，当通过IC和ESD器件接收到ESD电压时，ESD器件的晶体管导通，从而将高电流下降到地电位，防止高电流流过1C。从而保护了 1C。现有的ESD器件具有低栅极电阻，造成ESD保护较为薄弱。因此，在一种方式中，将附加电阻器连接到ESD器件的栅极，从而增大了总栅极电阻。由于该附加电阻器，使得管芯面积增大。
多种二极管都具有栅极叠层，但是对这种栅极叠层的应用却非常有限。
发明内容
为了解决上述问题，根据本发明的一个方面，提供了一种器件，包括栅极叠层，位于第一漏极和源极之间，栅极叠层具有栅极介电层；栅极导电层，直接位于栅极介电层的顶部上；以及第一栅极层和第二栅极层，直接位于栅极导电层的顶部上，其中，第一栅极层具有第一电阻，第一电阻高于第二栅极层的第二电阻；并且第二栅极层是导电的，与栅极导电层电连接，并且具有接触端，接触端被配置为作为器件的栅极接触端。其中，第一漏极包括漏极自对准多晶硅化物部分和漏极非自对准多晶硅化物部分；并且，源极包括源极自对准多晶硅化物部分和源极非自对准多晶硅化物部分。该器件进一步包括第一隔离件，位于栅极叠层的第一侧上；第二隔离件，位于栅极叠层的第二侧上；以及保护层，覆盖第一隔离件和漏极非自对准多晶硅化物部分。其中，保护层进一步覆盖栅极叠层的至少一部分。该器件进一步包括第二栅极叠层；以及第二漏极，其中，第二漏极位于栅极叠层和第二栅极叠层之间；并且，第二栅极叠层位于第二漏极和第一漏极之间。该器件进一步包括第一隔离件，位于栅极叠层的第一侧上；第二隔离件，位于栅极叠层的第二侧上；第三隔离件，位于第二栅极叠层的第一侧上；第四隔离件，位于第二栅极叠层的第二侧上；以及保护层，覆盖第一隔离件、第二漏极的部分、以及第四隔离件。其中，第二栅极叠层包括第二栅极介电层；第二栅极导电层，直接位于第二介电层的顶部上；以及第三介电层，直接位于第二栅极导电层的顶部上；第一漏极包括漏极自对准多晶硅化物部分和漏极非自对准多晶硅化物部分；源极包括源极自对准多晶硅化物部分和源极非自对准多晶硅化物部分；并且，第二漏极不是自对准多晶硅化物。该器件进一步包括第一浅沟槽隔离件；第二浅沟槽隔离件；以及第三浅沟槽隔离件，其中，源极和栅极叠层位于第二浅沟槽隔离件和第三浅沟槽隔离件之间；第二浅沟槽隔离件位于栅极叠层和第一漏极之间；并且，第一漏极位于第二浅沟槽隔离件和第一浅沟槽隔离件之间。
其中，第一漏极包括自对准多晶硅化物层和非自对准多晶硅化物层；并且第一漏极的自对准多晶硅化物层完全覆盖了第一漏极的非自对准多晶硅化物层。该器件进一步包括第一阱，包含源极；以及第二阱，包含第一漏极。其中，第一阱的第一阱掺杂类型不同于第一漏极和源极的漏极-源极掺杂类型；以及第二阱的第二阱掺杂类型与第一漏极和源极的漏极-源极掺杂类型相同。该器件进一步包括阱，包含源极和第一漏极。其中，第一漏极电连接至集成电路的10。其中，第一漏极、源极、和体硅连接在一起，并且被配置为接收参考电压，并且，栅极叠层被配置为接收工作电压。
根据本发明的另一方面，提供了一种方法，包括使用结构，结构包括漏极区域、源极区域、以及栅极叠层，栅极叠层包括栅极介电层、栅极导电层、以及栅极层，栅极导电层直接位于栅极介电层的顶部上，栅极层直接位于栅极导电层的顶部上；在漏极上形成漏极接触区域，并且在源极上形成源极接触区域；在漏极和源极的顶部上形成层间电介质，从而在漏极接触区域的顶部上和源极接触区域的顶部上形成了层间电介质；在栅极层中形成导电区域；以及在栅极层中的导电区域中形成栅极接触端。该方法进一步包括在漏极上形成漏极接触区域以及在源极上形成源极接触区域之前，在栅极层的顶部上形成硬掩模。该方法进一步包括在形成漏极接触区域和源极接触区域之前，沉积保护层，保护层保护了漏极区域的第二部分，漏极区域的第二部分不同于漏极接触区域。该方法进一步包括在形成漏极接触区域和源极接触区域之后，抛光层间电介质的表面和保护层的表面。其中，在栅极层中形成导电区域包括从栅极层的部分中移除多晶硅；以及将栅极层的移除了多晶硅的部分转化为导电区域。该方法进一步包括在从栅极层的部分中移除多晶硅之前，在栅极层的第二部分上沉积保护层，保护层防止了栅极层的第二部分中的多晶硅被移除。其中，漏极电连接至集成电路的10。其中，漏极区域、源极区域、以及体硅电连接在一起并且接收第一电压，并且栅极接收第二电压。根据本发明的再一方面，替提供了一种栅极叠层，包括栅极介电层；第一栅极金属层，直接位于栅极介电层的顶部上；以及多晶硅栅极层和第二栅极金属层，直接位于第一栅极金属层的顶部上；第二栅极金属层包括接触端。
在附图和以下描述中阐明了本发明的一个或者多个实施例的细节。从描述、附图和权利要求中可以使得其它特征和优点变得显而易见。图IA和图IB分别是根据第一实施例的ESD器件的横截面图和俯视图；图IC是根据第一实施例的示出了 ESD器件的栅极接触件、栅极接触区域、多晶硅(poly)栅极层、以及金属栅极层的三维示意图；图2是根据第二实施例的ESD器件的横截面图3是根据第三实施例的ESD器件的横截面图；图4A-图9A是根据一些实施例的经过各个制造步骤的图I中的ESD器件的横截面图；图4B-图9B是根据一些实施例的经过各个制造步骤的图I中的ESD器件的俯视图。各个附图中，相似的参考标号表示相似的部件。
具体实施例方式以下将使用专用语言公开附图中所示的实施例或实例。然而，应该理解这些实施例和实例都不旨在进行限定。公开的实施例中的任何变化和改变，以及本申请文件公开的 原理的任何其它应用对于本领域普通技术人员通常是能够预期的。在所有实施例中可能会重复参考数字，但是即使这些实施例使用相同的参考数字，也不意味着将一个实施例中的部件应用到另一个实施例中。—些实施例具有以下特征和/或优点中的一个或者其组合。栅极叠层包括用作金属氧化物硅电容器的第一极板的金属层。阱作为第二极板。使用了栅极叠层的ESD器件具有有效的高栅极电阻，而不会向其他方式那样产生管芯面积损失和/或附加电阻器。栅极叠层的多晶硅(poly)栅极层提供了较好的ESD保护，这是因为，当ESD器件导通时，其有效电阻限制了输入电流。在各个实施例中，在接触端的多晶硅栅极层上不存在自对准多晶硅化物(salicide)。作为替代，该接触端形成在转化为金属区域的多晶硅栅极层的区域中。栅极叠层的多晶硅栅极层为掺杂的或者未掺杂的。ESD器件的栅极叠层位于有源区域上，并且包括高-K层和金属层。示例件器件结构为了使附图不致含糊不清，没有示出浅沟槽隔离(STI)的隔离件的俯视图和层间电介质的隔离件的俯视图。而且，没有示出接触件的横截面图。图IA和图IB分别是根据第一实施例的ESD器件100的横截面图和俯视图。图IC是示出了多晶硅栅极层105-1、金属层105-2或者110、接触件115、和金属栅极层120之间的位置关系的三维示意图。在一些实施例中，金属层110由多晶硅层105的部分形成，该部分在图4A和图4B中说明性地示出，并且还包括多晶硅栅极层105-1。因此，参考标号105-2和110可交换使用。在一些实施例中，通过后栅极工艺制造出ESD器件100。栅极叠层107包括位于金属栅极层120的顶部上的多晶硅栅极层105-1，而该金属栅极层120位于介电层125顶部上。相比于其他方式，栅极叠层107在金属栅极层120和介电层125之间不包括金属或者氧化铝层。而且，多晶硅层105不具有栅极接触端或者栅极“接触件” 115的自对准多晶硅化物区域。而栅极接触件115形成在金属层110上。在一些实施例中，栅极叠层107的有效电阻基于多晶娃栅极层105-1的电阻Rg (未标出)和金属栅极层120的电阻Rm (未标出)。关于接触件115，具有相应的电阻Rg和电阻Rm的电阻器并联连接。而且，多晶硅栅极层105-1的电阻Rg远高于金属栅极层120的电阻Rm。因此,栅极叠层107的有效电阻取决于金属栅极层120的电阻Rm。在一些实施例中，电阻Rm的电阻系数为大约每平方单位500 Q，电阻Rg的电阻系数为大约每平方单位10，OOO Q。结果，栅极叠层107的有效电阻系数为大约每平方单位500 Q。因此，栅极叠层107的电阻远远高于其他方式中的有效栅极电阻。结果，因为例如当ESD器件100接收高ESD电压时，较高的栅极电阻限制了输入电流，而ESD器件100导通，所以ESD器件100提供了较好的ESD保护。在一些实施例中，金属栅极层120的电阻Rm取决于金属栅极层120的厚度。结果，栅极叠层107的有效电阻取决于金属栅极层120的厚度。取决于以下图4A和图4B中说明性示出的硬掩模108的厚度，多晶硅栅极层105_1为掺杂的或者未掺杂的。在一些实施例中，金属栅极层120包含氮化钛(TiN)，介电层125包含氧化硅。然而，适合于用作金属栅极层和介电层 的其他材料处于各个实施例的范围内。在一些实施例中，金属栅极层110和金属栅极层120是导电的。而且,金属栅极层110直接位于金属栅极层120的顶部上，并且与该金属栅极层相接触。因此，例如，金属栅极层120通过接触件115和金属栅极层110接收电压。在一些实施例中，金属栅极层110首先包含多晶硅，并且是多晶硅层105的部分。换言之，多晶硅层105首先包含多晶硅区域105-1和105-2。然后，多晶硅区域105-2转化为金属，从而形成金属栅极层110。接触端或者接触件115被制造于金属栅极层110中，并且延伸超过该金属栅极层。因此，金属栅极层110还称为栅极接触区域。ESD器件100与另一方式中的ESD器件区分开，在该另一方式中，自对准多晶硅化物区域形成在将要形成的接触件115的栅极叠层上。包含多晶硅的多晶硅层105用于说明。其他适合于替换多晶硅的材料(比如非晶硅)包含在各个实施例的范围内。在一些实施例中，金属层120、介电层125、以及N-阱160形成金属氧化物硅电容器(M0S电容器或者M0SCAP)。关于该M0SCAP，金属层120包含金属，并且作为第一极板。N-讲160包含娃,并且作为第二极板,层125包含氧化娃,并且作为电容电介质。漏极135包括非自对准多晶硅化物区域135-1、和自对准多晶硅化物区域135_2。源极145包括非自对准多晶硅化物区域145-1、和自对准多晶硅化物区域145-2。因为漏极自对准多晶硅化物区域135-2和源极自对准多晶硅化物区域145-2将要分别形成漏极接触件135和源极145接触件，所以还分别称为漏极接触区域和源极接触区域。在一些实施例中，漏极自对准多晶硅化物区域135-2的电阻远低于漏极非自对准多晶硅化物区域135-1的电阻。因此，漏极135的有效电阻低于漏极135的电阻，其中，所有漏极接触区域135-2都是非自对准多晶硅化物的(non-salicided)。类似地，源极自对准多晶硅化物区域145-2的电阻远远低于源极非自对准多晶硅化物区域145-1的电阻。因此，源极145的有效电阻低于源极145的电阻，其中，所有源极接触区域145-2是非自对准多晶硅化物的。结果，流过漏极135和/或源极145的电流较高。漏极自对准多晶硅化物区域135-2和源极自对准多晶硅化物区域145-2还作为蚀刻停止层。因为漏极135的长度LD和源极145的长度LS具有不同的尺寸，从而关于栅极叠层107是不对称的，所以ESD器件100称为不对称器件(asymmetric)。本领域普通技术人员将了解，当漏极145和源极135关于栅极叠层107对称时，长度LD和长度LS具有相同的尺寸，对应的器件称为对称器件。例如，在制造ESD器件100的步骤期间，电阻器保护氧化物(RPO)层140覆盖了漏极非自对准多晶硅化物区域135-1和隔离件165-1，从而保护漏极135在不期望的地方免于成为自对准多晶硅化物的。在图I中，RPO层140保护漏极非自对准多晶硅化物区域135-1免于成为自对准多晶硅化物的。在各种情况下，通过增加连接到漏极135的输出缓冲器的串联电阻，RPO层140使得ESD器件100具有稳定的ESD保护。例如，与漏极145串联的有效电阻可以用于将源极和漏极之间的电流钳位(clamp)，从而防止电流流到低电阻区域。由于串联的高漏极侧电阻，电流还沿着漏极-衬底结均匀分布。隔离件165-1位于漏极非自对准多晶硅化物区域135-1的部分的顶部上，该隔离件165-1的一侧沿着栅极叠层107。隔离件165-2位于源极非自对准多晶硅化物区域145-1的部分的顶部上，该隔离件165-2的一侧沿着栅极叠层107。形成隔离件165-2，从而防止源极自对准多晶硅化物区域145-2太过靠近栅极叠层107。浅沟槽隔离(STI) 170-1和170-2防止了 ESD 100的不同部件和未示出的其他器件之间的泄漏电流。层间介电层(ILD) 180将不同的层分隔开,该不同的层把ILD 180夹在中间。在一些实施例中，ILD 180包含氧化硅。
在一些实施例中，ESD器件100是P型场效应晶体管(PFET)。因此，阱160为N阱。然而，如果ESD器件100是NFET，则阱160为P阱。如果ESD器件100为N型，则漏极145和源极135为N型，阱160为P型。因此，例如晶体管T (未标出)的晶体管通过栅极叠层107、漏极145和源极135形成，并且在漏极145、阱160、和源极135之间包含N-P-N结。反之，如果ESD器件100为P型，则漏极145和源极135为P型，阱160为N型。因此，晶体管T在漏极145、阱160、和源极135之间包含P-N-P结。在各个实施例中，ESD器件被配置为，当ESD事件发生时，漏极145接收ESD电压。例如，漏极145连接至被保护的集成电路(IC)的IO焊盘。当ESD器件100接收到ESD电压时，晶体管T导通，从而将高电流降低到地电位，防止了高电流流过1C。因此，IC得到了保护。因为栅极叠层具有高有效电阻，从而提供了较好的ESD保护，所以各个实施例相比于其他方法具有优点。ESD器件100形成在衬底或者体硅(bulk) 190中。图2是根据一些实施例的ESD器件200的横截面图。相比于ESD保护器件100，ESD保护器件200附加地包括“伪”栅极叠层107D。栅极叠层107D依次包括伪多晶硅栅极层105D、伪金属栅极层120D、以及伪栅极介电层12 ，该多晶硅栅极层105D、伪金属栅极层120D、以及伪栅极介电层12 分别对应于ESD器件100的多晶娃栅极层105、金属栅极层120、以及栅极介电层125。包括漏极非自对准多晶硅化物区域135-4和漏极自对准多晶硅化物区域135-5的漏极135A对应于ESD器件100的漏极135。ESD器件200的漏极非自对准多晶硅化物区域135-4和漏极自对准多晶硅化物区域135-5分别对应于ESD器件100的漏极非自对准多晶硅化物区域135-1和漏极自对准多晶硅化物区域135-2。然而，漏极非自对准多晶硅化物区域135-4小于漏极非自对准多晶硅化物区域135-1。例如，漏极非自对准多晶硅化物区域135-1从STI 170-1延展到栅极叠层107的边缘，但是漏极非自对准多晶硅化物区域135-4从STI 170-1延展到栅极叠层107D的边缘。在ESD器件200中，附加地包括漏极或者漏极非自对准多晶硅化物区域135_3，该漏极或者漏极非自对准多晶硅化物区域135-3从栅极叠层107的一个边缘延展到栅极叠层107D的一个边缘。关于栅极叠层107D的隔离件165-3和165_4对应于关于栅极叠层107的隔离件165-1 和 165-2。
ESD 器件 200 的 RPO 层 140-2 对应于 ESD 器件 100 的 RPO 层 140。然而，RP0-140-2覆盖了隔离件165-1、漏极非自对准多晶硅化物区域135-3的部分、和隔离件165-4，从而保护了漏极非自对准多晶硅化物区域135-3免于成为自对准多晶硅化物的。因为通过高分辨率技术形成伪栅极叠层107D，所以ESD器件200具有优点。因此，准确地确定出衬底190的表面上的栅极叠层107的边缘的位置。而且，从栅极叠层107的一个边缘延伸到漏极自对准多晶硅化物区域135-5的一个边缘的隔离件165-3的宽度为已知。结果，准确地确定出隔离件165-3附近的漏极自对准多晶硅化物区域135-5的边缘。图3是根据一些实施例的ESD器件300的示意图。
相比于ESD器件100，ESD器件300附加地包括了 STI 170-3，该STI170-3从栅极叠层107的一个边缘延展到漏极135B的一个边缘，该漏极135B包括漏极非自对准多晶硅化物区域135-6和漏极自对准多晶硅化物区域135-7。ESD器件300的漏极非自对准多晶硅化物区域135-6和漏极自对准多晶硅化物区域135-7分别对应于ESD器件100的漏极非自对准多晶硅化物区域135-1和漏极自对准多晶硅化物区域135-2。实际上，ESD器件300的漏极135B位于STI 170-3和STI 170-1之间。从衬底190的表面到漏极135B的底部的漏极135B的深度Dl短于从衬底190的表面到STI 170-3的底部的STI 170-3的深度D2。因此，从ESD器件300的栅极叠层107流到ESD器件300的漏极135B的电流经过了 STI170-3周围的如所示出的“电流路径”，该电流所流经的距离长于从ESD器件100的栅极叠层107流到漏极135的电流所流经的距离。结果，认为ESD器件300的漏极135B所具有的电阻高于ESD器件100的漏极135的电阻。在各种情况下，漏极电阻用于将电流钳位，并且防止电流流到低电阻区域。因为在RPO层140之下不存在自对准多晶硅化物，所以电流均匀分布在漏极和衬底结之间。因为非自对准多晶硅化物区域135-6被漏极自对准多晶硅化物区域135-7和STI170-3覆盖，所以ESD器件300不包括类似于ESD器件100的RPO层140的RPO层，该漏极自对准多晶硅化物区域135-7和STI 170-3作为保护层，防止了非自对准多晶硅化物区域135-6成为自对准多晶硅化物的。包含了源极145的阱360-1的掺杂类型不同于源极145和漏极135B的掺杂类型。反之，包含了漏极135B和STI170-3的阱360-2与源极145和漏极135B的掺杂类型相同。例如，如果ESD器件300为PFET,则阱360-1为N型，讲360-2为P型。反之，如果ESD器件300为NFET，则阱360-1为P型，阱360-2为N型。在各个实施例中，源极145和漏极135B都使用了单个阱，而没有像图3所说明性地示出的那样使用了阱360-1和360-2。图4A至图9A是根据一些实施例的经过各个制造步骤的图I中的ESD器件100的横截面图，图4B-图9B是根据一些实施例的经过各个制造步骤的图I中的ESD器件100的俯视图。图4A至图9A和图4B至图9B分别代表了结构400至900。在图4A和图4B的结构400中，形成了漏极135、源极145、栅极叠层107、硬掩模408、隔离件165-1和165-2、以及STI 170-1和170-2。漏极135和源极145形成在阱160中，该阱形成在衬底190中。结构400的形成通过各种方式完成。硬掩模层408位于多晶娃栅极层105的顶部上。在一些实施例中，硬掩模408包含氧化硅。取决于硬掩模408的厚度，多晶硅栅极层105为掺杂的或者未掺杂的。例如，在漏极135和源极145的注入期间，如果硬掩模408较厚，则硬掩模408保护了多晶硅栅极层105免于受到注入材料的影响。因此，多晶硅栅极105是未掺杂的。但是，如果硬掩模408较薄，则因为注入材料穿过硬掩模408到达了多晶硅栅极层105，所以多晶硅栅极105是掺杂的。在结构400完成之后，ESD器件100的源极/漏极注入完成。在图5A和图5B的结构500中，沉积和图案化RPO层140，从而在长度L方向上覆盖漏极135的部分、隔离件165-1、以及硬掩模408的部分。因此，硬掩模408现在包括未覆盖部分408-1和覆盖部分408-2。硬掩模部分408-1和408-2分别对应于多晶硅部分105-1和105-2。RPO层140保护了覆盖区域，自对准多晶硅化物形成在漏极135和源极145的每个的部分中。在一些实施例中，RPO层140包括二氧化硅，并且在沉积RPO层140之后，使用光刻工艺来图案化RPO层140。为了说明，图5示出了覆盖了硬掩模408的整个宽度W的RPO层140。在各个实施例中，只要能保护漏极135的非自对准多晶硅化物区域135-1和145-1以及源极145免于成为自对准多晶硅化物的，RPO层140可以在宽度W方向上可以覆盖硬掩模408的部分，或者没有覆盖硬掩模408的任何部分。例如，在一些实施例中，RPO层140只覆盖了隔离件165-1和漏极部分135-1。
然后，形成了相应的漏极135和源极145的自对准多晶硅化物部分135_2和145-2。因此，漏极135包括非自对准多晶硅化物部分135-1和自对准多晶硅化物部分135-2。类似地，源极145包括非自对准多晶硅化物部分145-1和自对准多晶硅化物部分145-2。分别使用漏极自对准多晶硅化物区域135-2和源极自对准多晶硅化物区域145-2来形成漏极135和源极145的接触件。在一些实施例中，通过以下方式形成自对准多晶硅化物区域135-2和145-2 :沉积镍，然后，在将要成为自对准多晶硅化物的漏极135和源极145的部分上进行退火。漏极自对准多晶硅化物区域135-2和源极自对准多晶硅化物区域145-2还分别称为漏极接触区域和源极接触区域。在图6A和图6B的结构600中，移除了硬掩模408和RPO层140。在一些实施例中，通过光刻胶(PR)和回蚀刻工艺进行移除。然后，沉积层间电介质180，并且通过化学机械抛光(CMP)工艺抛光表面610。为了简明，未在图6B、图7B和图8B中示出RPO层140的俯视图。在图7A和图7B的结构700中，在栅极叠层107的多晶硅栅极层105的部分105-1的顶部上图案化光刻胶层710。换言之，通过光刻胶层710覆盖第一部分105-1，且第二部分105-2未被覆盖。覆盖部分105-1，从而未从部分105-1移除多晶硅。部分105-2未被覆盖，从而从部分105-2移除多晶硅，并且随后形成金属栅极110。为了示出，参考标号105-2和110可交换使用。在一些实施例中，使用干式蚀刻工艺从部分105-2移除多晶硅。在一些实施例中，将ESD器件100制造为与PFET器件和NFET器件相并联。而且，在该步骤中，从PFET器件的多晶硅栅极移除多晶硅，而不在NFET器件的多晶硅栅极中移除多晶硅。因此，在PFET ESD器件100的说明中，从部分105-2移除多晶硅还称为P型多晶硅移除。在P型多晶硅移除之后，在部分105-2上实施P金属栅极沉积，从而形成金属栅极层110。实际上，多晶硅栅极105的部分105-2转化为金属层110。在形成金属层110之后，移除光刻胶层710。在图8A和图8B的结构800中，在多晶硅栅极层105的顶部上图案化光刻胶层810，该光刻胶层810覆盖了多晶硅栅极层105的部分105-1和105-2。在一些实施例中，将ESD器件100制造为与PFET和NFET都相并联。因此，在该步骤中，移除了 NFET的多晶硅栅极的多晶硅。使用光刻胶层810来保护多晶硅栅极层105免受N型多晶硅移除、或仅保护多晶娃栅极层105中的多晶娃免于被移除。在图9A和图9B的结构900中，在N型多晶硅移除之后，移除光刻胶层810。然后，在金属栅极层110中形成接触件115。本领域普通技术人员将了解，因为在漏极135和源极145形成之后，形成包括多晶硅栅极层105、金属栅极120、和介电层125的栅极叠层107，所以通过后栅极工艺形成ESD器件100。因为栅极叠层107的电阻较高，栅极叠层107的外部没有使用附加的电阻/电阻器，所以各个实施例具有优点。因此，相比于其他方法，减小了 ESD器件100的管芯面积。因此，更好地保护了 ESD。另外，视情况，为了使用，通过金属层120、介电层125、和阱160形成的MOSCAP提供了电容。图4A至图9A中和图4B至图9B的步骤是制造ESD器件100的说明性实例。在各 个实施例中，利用ESD器件100的对应部件相同的方式和/或相同的时间，制造ESD器件200和/或ESD器件300的部件。例如，分别使用与层105、120、和125相同技术和/或材料，同时形成层10OTU20D、和12 。使用与制造漏极135相同的材料和/或技术，同时制造漏极135-3、漏极135A、和漏极135B。使用与制造隔离件165-1和165-2相同的材料和/或技术，同时制造隔离件165-3和165-4，等等。变化在ESD器件100中使用的栅极叠层107用于示出。在各种其他器件中使用的栅极叠层107处于各个实施例的范围中。使用上述栅极叠层的示例性器件包括金属氧化物硅电容器(M0S电容器或者M0SCAP)、模拟或者射频(MOS)MOS、高电压MOS (HVMOS)。HVMOS指的是由高于相同电路中的其他器件的工作电压的电压供电的M0S。在MOSCAP或者模拟/RF MOS中，长度LD与长度LS相同，漏极135和源极145关于栅极叠层107相对称。而且，在覆盖了漏极135的图I中示出了不存在RPO层140。为了形成M0SCAP，将漏极135、源极145、和体硅190连接在一起，并且接地，将栅极电极层120连接到工作电压。RF MOSFET类似于ESD器件，其中，漏极145和源极135不对称，并且，漏极145电连接至集成电路的10。而且，RFMOSFET的尺寸通常大于其他器件的尺寸。描述了多个实施例。然而，可以理解，可以制作各个实施例不会超出本公开的精神和范围。例如，示出为特定掺杂类型的各个晶体管(例如，N型或者P型金属氧化物半导体(NM0S或者PMOS))是为了示出的目的。本公开的实施例并不限于特定类型。为特定晶体管选择不同的掺杂类型处于各个实施例的范围内。—些实施例涉及一种器件，包括漏极、源极、以及栅极叠层。栅极叠层具有栅极介电层；栅极导电层，直接位于栅极介电层的顶部上；以及第一栅极层和第二栅极层，直接位于栅极导电层的顶部上，其中，第一层具有第一电阻，第一电阻高于第二栅极层的第二电阻；并且，第二栅极层是导电的，与栅极导电层电连接，并且具有接触端，接触端被配置为作为器件的栅极接触端。一些实施例涉及一种方法。在该方法中，使用了一种结构。该结构包括漏极区域、源极区域、以及栅极叠层，栅极叠层包括栅极介电层、栅极导电层、以及栅极层，栅极导电层直接位于栅极介电层的顶部上，栅极层直接位于栅极导电层的顶部上。在漏极中形成漏极接触区域，并且在源极中形成源极接触区域。在漏极和源极的顶部上形成层间电介质，从而在漏极接触区域的顶部上和源极接触区域的顶部上形成了层间电介质。在栅极层中形成导电区域。在栅极层中的导电区域中形成栅极接触端。一些实施例涉及一种栅极叠层。该栅极叠层具有栅极介电层；第一栅极金属层， 直接位于栅极介电层的顶部上；以及多晶硅栅极层和第二栅极金属层，直接位于第一栅极金属层的顶部上；第二栅极金属层包括接触端。上述方法示出了示例性步骤，但是没有必要按照所示顺序进行实施。视情况，根据所公开的实施例的精神和范围，可以增加步骤、替换步骤、改变步骤顺序、和/或去除步骤。
权利要求
1.一种器件，包括 栅极叠层，位于第一漏极和源极之间，所述栅极叠层具有 栅极介电层； 栅极导电层，直接位于所述栅极介电层的顶部上；以及 第一栅极层和第二栅极层，直接位于所述栅极导电层的顶部上， 其中，所述第一栅极层具有第一电阻，所述第一电阻高于所述第二栅极层的第二电阻；并且 所述第二栅极层是导电的，与所述栅极导电层电连接，并且具有接触端，所述接触端被配置为作为所述器件的栅极接触端。
2.根据权利要求I所述的器件，其中，所述第一漏极包括漏极自对准多晶硅化物部分和漏极非自对准多晶硅化物部分；并且，所述源极包括源极自对准多晶硅化物部分和源极非自对准多晶硅化物部分。
3.根据权利要求2所述的器件，进一步包括 第一隔离件，位于所述栅极叠层的第一侧上； 第二隔离件，位于所述栅极叠层的第二侧上；以及 保护层，覆盖所述第一隔离件和所述漏极非自对准多晶硅化物部分；其中，所述保护层进一步覆盖所述栅极叠层的至少一部分。
4.根据权利要求I所述的器件，进一步包括 第二栅极叠层；以及 第二漏极， 其中，所述第二漏极位于所述栅极叠层和所述第二栅极叠层之间； 并且，所述第二栅极叠层位于所述第二漏极和所述第一漏极之间； 其中，所述第二栅极叠层包括 第二栅极介电层； 第二栅极导电层，直接位于所述第二介电层的顶部上；以及 第三介电层，直接位于所述第二栅极导电层的顶部上； 所述第一漏极包括漏极自对准多晶硅化物部分和漏极非自对准多晶硅化物部分； 所述源极包括源极自对准多晶硅化物部分和源极非自对准多晶硅化物部分；并且， 所述第二漏极不是自对准多晶硅化物。
5.根据权利要求I所述的器件，进一步包括 第一浅沟槽隔离件； 第二浅沟槽隔离件；以及 第三浅沟槽隔离件， 其中，所述源极和所述栅极叠层位于所述第二浅沟槽隔离件和所述第三浅沟槽隔离件之间； 所述第二浅沟槽隔离件位于所述栅极叠层和所述第一漏极之间；并且， 所述第一漏极位于所述第二浅沟槽隔离件和所述第一浅沟槽隔离件之间； 其中，所述第一漏极包括自对准多晶硅化物层和非自对准多晶硅化物层；并且，所述第一漏极的所述自对准多晶硅化物层完全覆盖了所述第一漏极的所述非自对准多晶硅化物层。
6.根据权利要求I所述的器件，其中，所述第一漏极电连接至集成电路的IO;所述第一漏极、所述源极、和体硅连接在一起，并且被配置为接收参考电压，并且，所述栅极叠层被配置为接收工作电压。
7.一种方法，包括 使用结构，所述结构包括漏极区域、源极区域、以及栅极叠层，所述栅极叠层包括栅极介电层、栅极导电层、以及栅极层，所述栅极导电层直接位于所述栅极介电层的顶部上，所述栅极层直接位于所述栅极导电层的顶部上； 在所述漏极上形成漏极接触区域，并且在所述源极上形成源极接触区域； 在所述漏极和所述源极的顶部上形成层间电介质，从而在所述漏极接触区域的顶部上和所述源极接触区域的顶部上形成了层间电介质； 在所述栅极层中形成导电区域；以及 在所述栅极层中的所述导电区域中形成栅极接触端。
8.根据权利要求7所述的方法，进一步包括在所述漏极上形成所述漏极接触区域以及在所述源极上形成所述源极接触区域之前，在所述栅极层的顶部上形成硬掩模； 并且，该方法进一步包括在形成所述漏极接触区域和所述源极接触区域之前，沉积保护层，所述保护层保护了所述漏极区域的第二部分，所述漏极区域的第二部分不同于所述漏极接触区域。
9.根据权利要求7所述的方法，其中，在所述栅极层中形成所述导电区域包括 从所述栅极层的部分中移除多晶硅；以及 将所述栅极层的移除了多晶硅的所述部分转化为所述导电区域。
10.一种栅极叠层，包括 栅极介电层； 第一栅极金属层，直接位于所述栅极介电层的顶部上；以及 多晶硅栅极层和第二栅极金属层，直接位于所述第一栅极金属层的顶部上；所述第二栅极金属层包括接触端。
全文摘要
本发明公开了一种具有栅极叠层的器件，该器件包括漏极、源极、以及栅极叠层。栅极叠层具有栅极介电层、直接位于栅极介电层顶部上的栅极导电层、以及直接位于栅极导电层的顶部上的第一栅极层和第二栅极层。第一栅极层的第一电阻高于第二栅极层的第二电阻。第二栅极层是导电的，与栅极导电层电连接，并且具有接触端，该接触端被配置为作为器件的栅极的接触端。还公开了该栅极叠层的制造方法。
文档编号H01L21/02GK102769029SQ20111036882
公开日2012年11月7日 申请日期2011年11月17日 优先权日2011年5月5日
发明者宋明相, 庄学理, 朱鸣, 杨宝如, 陈国基, 陈柏年 申请人:台湾积体电路制造股份有限公司