专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体技术领域，尤其涉及半导体器件及其制造方法。
背景技术：
随着半导体技术的持续发展，器件的关键尺寸不断降低。在此趋势下，提出了鳍片式半导体器件，诸如鳍片式晶体管(FinFET)。现今，鳍片式半导体器件广泛用在存储器和逻辑器件领域中。而随着鳍片式半导体器件技术的不断发展，工艺过程越来越复杂。因此，结型场效应器件(例如，JFET)日渐成为对于MOSFET的替代选择，因为其制备工艺相对MOSFET简单。因此，存在对鳍片式结型场效应器件及其制造方法的需求。针对此，发明人提出了新颖的富有创造性的半导体器件及其制造方法。
发明内容
根据本发明一个方面，提供了一种半导体器件，包括:在衬底上形成的一个或更多个鳍片，所述鳍片具有由半导体材料形成的第一半导体层，并且所述第一半导体层具有:源区部分和漏区部分；在源区部分和漏区部分之间的沟道区，所述沟道区具有第一导电类型；以及沟道控制区，其与沟道区邻接以用于控制沟道区，所述沟道控制区至少形成在所述第一半导体层的沿着所述沟道区的沟道方向的两个侧面的部分表面中，并且与所述沟道区的沿着所述沟道方向的两个侧面的至少部分表面邻接，所述沟道控制区具有与所述第一导电类型相反的第二导电类型；以及栅极，其从所述沟道控制区的外侧与所述沟道控制区邻接。优选地，所述沟道控制区还包括形成在所述沟道区上方的与所述沟道区邻接的部分。优选地，所述鳍片还包括在所述第一半导体层上的硬掩模。优选地，所述半导体器件还包括在衬底上的围绕所述鳍片的绝缘材料层。优选地，所述绝缘材料层的厚度小于所述第一半导体层的高度。优选地，所述沟道控制区至少形成在所述第一半导体层的所述两个侧面的未被所述绝缘材料覆盖的表面中；并且所述栅极被形成在所述绝缘材料层之上。优选地，所述沟道区具有下端部分以及从所述下端部分向上突出的上端部分，所述下端部分基本在所述绝缘材料层的上表面之下。优选地，所述沟道控制区形成在所述下端部分上方，并且至少在所述上端部分的沿着所述沟道方向的两个侧面与所述上端部分邻接。优选地，所述沟道可以具有倒T形形状。优选地，所述栅极可以由掺杂的多晶硅或掺杂的非晶硅形成。优选地，所述栅极可以由金属材料形成。优选地，所述衬底还包括在所述鳍片下的与所述鳍片邻接的绝缘层。优选地，所述衬底还包括在鳍片下的与所述鳍片邻接的第二半导体层，并且其中所述第二半导体层形成有用于第二沟道控制区以提供反向偏置，所述第二沟道控制区具有与所述沟道区相反的导电类型。优选地，所述半导体器件还包括:栅极间隔物，其位于栅极的与源区部分和漏区部分相邻的两侧。优选地，所述源区部分和漏区部分具有与所述沟道区相同的导电类型。优选地，所述一个或多个鳍片包括第一鳍片和第二鳍片，所述第一鳍片所包括的沟道区的导电类型与所述第二鳍片所包括的沟道区的导电类型相同或相反。根据本发明另一方面，提供了一种制造半导体器件的方法，包括:提供衬底，在所述衬底的表面上形成有一个或更多个鳍片，所述鳍片具有由具有第一导电类型的半导体材料形成的第一半导体层；形成用于所述鳍片的伪栅以包覆所述鳍片的与待形成的沟道区对应的部分；在衬底上形成第一绝缘材料层以至少覆盖所述鳍片的露出部分并露出伪栅的顶部表面；去除所述伪栅，以露出所述第一半导体层的被伪栅所包覆的部分；以及对所述第一半导体层的露出的所述部分引入能够赋予第二导电类型的掺杂剂，以使得在所述第一半导体层中形成沟道区以及用于控制所述沟道区的沟道控制区，其中所述沟道区具有第一导电类型，所述沟道控制区至少形成在所述第一半导体层的沿着所述沟道区的沟道方向的两个侧面的露出部分的表面中，并且与所述沟道区的沿着所述沟道方向的两个侧面的至少部分表面邻接，并且所述沟道控制区具有与所述第一导电类型相反的第二导电类型。优选地，所述沟道控制区还包括形成在所述沟道区上方的与所述沟道区邻接的部分。优选地，所述鳍片还包括在所述第一半导体层上的硬掩模。优选地，所述方法还包括:在引入掺杂剂之后，形成用于所述鳍片的栅极，所述栅极从所述沟道控制区的外侧与所述沟道控制区邻接。优选地，所述方法还包括:在引入掺杂剂之后且在形成栅极之前，去除所述第一绝缘材料层。优选地，还包括:在形成所述栅极之后，形成用于该栅极的间隔物。优选地，还包括:在形成伪栅之前，在衬底上形成围绕所述鳍片的第二绝缘材料层，所述第二绝缘材料层具有预定的厚度，所述预定的厚度小于所述第一半导体层的高度，从而使得之后形成的所述伪栅和所述栅极被形成在所述第二绝缘材料层之上。优选地，引入能够赋予第二导电类型的掺杂剂的步骤还使得:所述沟道区具有下端部分以及从所述下端部分向上突出的上端部分，所述下端部分基本在所述绝缘材料层的上表面之下，并且所述沟道控制区形成在所述下端部分上方，并且至少在所述上端部分的沿着所述沟道方向的两个侧面与所述上端部分邻接。优选地，所述沟道区具有倒T形形状。优选地，形成围绕所述鳍片的第二绝缘材料层包括:在衬底上形成第二绝缘材料以覆盖所述鳍片；以及去除所述第二绝缘材料至所述预定的厚度。优选地，所述方法进一步包括:在形成所述伪栅之后，在形成所述第一绝缘材料层之前，形成用于该伪栅的间隔物，并且优选地，所形成的第一绝缘材料层还基本覆盖所述间隔物。优选地，所述方法进一步包括:在形成所述间隔物之后，在形成所述第一绝缘材料层之前，进行注入以在所述第一半导体层中形成源区部分和漏区部分，所述源区部分和漏区部分具有与所述沟道区相同的导电类型。优选地，所述栅极由掺杂的多晶硅或掺杂的非晶硅形成。 优选地，所述栅极由金属材料形成。优选地，所述引入掺杂剂的步骤是通过离子注入、等离子处理、或者扩散进行的。优选地，所述掺杂剂的引入是通过倾斜的离子注入进行的。优选地，所述衬底还包括在所述鳍片下的与所述鳍片邻接的绝缘层。优选地，所述衬底还包括在鳍片下的与所述鳍片邻接的第二半导体层，并且其中所述第二半导体层形成有第二沟道控制区以提供反向偏置，所述第二沟道控制区具有与所述沟道区相反的导电类型。优选地，所述一个或更多个鳍片包括第一鳍片和第二鳍片，所述第一鳍片所包括的沟道区的导电类型与所述第二鳍片所包括的沟道区的导电类型相同或相反。优选地，形成第一绝缘材料层的步骤包括:在衬底上沉积第一绝缘材料以覆盖所述鳍片的露出部分和所述伪栅；以及去除部分的所述第一绝缘材料以露出所述伪栅的上表面。从下面结合附图的具体描述，本发明的其他的优点、目的、方面将变得更加明了。
本申请包含附图。附图与说明书一起用于说明本发明的原理。通过参考附图阅读下面的详细描述，将更好地理解本发明，在附图中:图1是示出了根据本发明一个实施例的半导体器件的示意图；图2是示出了根据本发明一个实施例的半导体器件的示意图；图3A是示出了根据本发明一个实施例的半导体器件的示意图；图3B是示出了根据本发明另一实施例的半导体器件的示意图；图4A是示出了根据本发明一个实施例的半导体器件的示意图；图4B是示出了根据本发明另一实施例的半导体器件的示意图；图5A- 和图6是示出了根据本发明一些实施例的制造鳍片的方法的示意图；图7A和7B是不出了根据本发明实施例的具有轄片的半导体衬底的不意图；图8A 和 8B、9A 和 9B、10A 和 10B、11A 和 11B、12、13、14A 和 14B 是示出了根据本发明一个实施例的半导体器件的制造方法的步骤的示意图；图15-17、18A和18B、19A和19B、20A和20B、21、和22是示出了根据本发明另一实施例的半导体器件的制造方法的步骤的示意图；以及图23A和23B、24A和24B、25A和25B、26A和26B、27、和28是示出了根据本发明再
一实施例的半导体器件的制造方法的步骤的示意图。应当理解，这些附图仅仅是示例性的，而不是限制本发明的范围。在附图中，各组成部分并未严格按比例或严格按实际形状示出，其中的某些组成部分(例如，层或部件)可以被相对于其他的一些放大，以便更加清楚地说明本发明的原理。并且，那些可能导致使得本发明的要点模糊的细节并未在附图中示出。
具体实施例方式下面将结合
本发明的实施例。图1示出了根据本发明一个实施例的半导体器件100A。半导体器件100A包括衬底(未完整示出)，所述衬底具有层101，在层101上(也即，在衬底上)形成有一个或多个鳍片，例如鳍片107和109，如图1中的虚线框中所指示的。在某些实施例中，层101可以是绝缘层，例如，绝缘体上半导体(SOI)衬底中的在用于形成器件的半导体材料层下的绝缘层。换而言之，层101可以是在鳍片107、109下的与所述鳍片邻接的绝缘层。然而，应当理解，本发明不仅适用于SOI衬底，还可以适用于其中由例如体(bulk)半导体衬底(例如，体硅衬底)形成鳍片的情况(例如，如下面将结合图3B等所描述的)。因此，在某些实施例中，层101可以表示鳍片下的与所述鳍片邻接的半导体层，例如半导体衬底的主体。在根据该实施例的器件100A中，鳍片107具有由半导体材料形成的半导体层1070(第一半导体层)以及在半导体层1070上的硬掩模111，如图1中的虚线框所示。半导体层1070具有源区部分和漏区部分(在图1中未示出，可以见图9B中的903和905)以及在源区部分和漏区部分之间的沟道区1073。沟道区1073可以具有第一导电类型，例如，η型或P型。沟道区1073具有在漏区部分和源区部分之间延伸的沟道方向。优选地，沟道区1073的沟道方向可以沿着鳍片107的长度方向(在图1中，在垂直于纸面的方向)。在某些实施方案中，沟道区可以基本位于所述鳍片内的半导体层1070的中央。然而应当理解，这样的配置仅是示例性的，而并非是限制性。半导体层1070还具有与沟道区邻接的沟道控制区1071以控制沟道区(沟道)1073导通和夹断。如图1中所示，沟道控制区1071被示出为形成在所述半导体层1070的沿着沟道区1073的沟道方向的两个侧面，并且与所述沟道区1073的沿着所述沟道方向的两个侧面的表面邻接。换而言之，沟道控制区1071夹着沟道区1073。然而本发明并不限于此，在下面将说明的其他实施例中，沟道控制区不仅在所述沟道区的两侧与所述沟道区1073邻接，而且还可以在所述沟道区上方邻接所述沟道区。也就是说，沟道控制区还可以包括在沟道区上方的与沟道区邻接的部分。因此，根据本发明的不同实施例，沟道控制区可以至少形成在所述半导体层的沿着所述沟道区的沟道方向的两个侧面的部分表面中，并且可以与所述沟道区的沿着所述沟道方向的两个侧面的至少部分表面邻接。沟道控制区1071具有与沟道区1073的导电类型(所述第一导电类型)相反的第二导电类型，例如，分别与η或P型沟道区对应的P型或η型导电性。这里，示出了鳍片中形成有硬掩模的情况，然而本发明不限于此。如在下面将说明的其他实施例中，可以将该硬掩模去除。此外，半导体器件100Α还包括用于鳍片107的栅极115，栅极115从所述沟道控制区1071的外侧(或者说，相对于所述沟道区1073的外侧)与所述沟道控制区1071邻接。尽管在图1中，栅极115还覆盖沟道控制区上方的硬掩模，然而应当理解，这里栅极115仍是双栅极结构。栅极优选由掺杂的多晶硅、掺杂的非晶硅、或金属材料形成。优选地，沟道控制区具有相对高的浓度，例如，为P+或η+，以利于形成欧姆接触，从而降低接触电阻。如前所述的，半导体层1070中还可以形成有沟道区1073邻接的源区部分和漏区部分。由于图1是横截鳍片的截面图，因此，在图中并未示出源区部分和漏区部分。应当理解，源区部分和漏区部分将具有与所述沟道区相同的导电类型，即，第一导电类型。
根据本发明的半导体器件可以具有一个或更多个鳍片。例如，除了鳍片107外，还可以具有鳍片109。鳍片109的结构与鳍片107的基本相同。鳍片109具有半导体层1090以及在半导体层1090上的硬掩模113。
半导体层1090具有源区部分和漏区部分(在图中未示出)以及在源区部分和漏区部分之间的沟道区1093。沟道区1093具有第一导电类型，例如，η型或P型。沟道区1073具有在漏区部分和源区部分之间延伸的沟道方向。优选地，沟道区1093的沟道方向可以沿着鳍片109的长度方向，也即，在图1中，在垂直于纸面的方向。在某些实施方案中，沟道区1093可以基本位于鳍片109内的半导体层1090的中央。
半导体层1090还具有沟道控制区1091。如图1中所示，沟道控制区1091形成在所述半导体层1090的沿着沟道区1093的沟道方向的两个侧面的表面中，并且与所述沟道区1093的沿着所述沟道方向的两个侧面的表面邻接。然而本发明并不限于此。另外，沟道控制区1091具有与沟道区的导电类型(第一导电类型)相反的导电类型(第二导电类型)，例如，分别与η或P型沟道区对应的P型或η型导电性。
类似的，半导体层1090还可以包括与沟道区1091邻接的源区部分和漏区部分。
半导体器件100Α还包括用于鳍片109的栅极117，栅极117从所述沟道控制区1091的外侧(相对于所述沟道区1073的外侧)与所述沟道控制区1091邻接。
这里，可以将鳍片107称作第一鳍片，并且可以将鳍片109称作第二鳍片。相应地，在需要的情况下，可以以诸如第一和第二的序数词来区分其各自的或者用于其的部件，例如，沟道区、沟道控制区、硬掩模、源区部分和漏区部分、栅极等等。
另外，应当理解，在初始形成鳍片107和109的情况下，鳍片107 (第一鳍片)可以具有与鳍片109 (第二鳍片)相反的导电类型。换而言之，更重要的是，使得鳍片107中的沟道区(沟道)1073可以具有与鳍片109中的沟道区1093相反的导电类型，从而可以在根据本发明的半导体装置中形成η型(即，η沟道)结型场效应器件和P型(即，P沟道)结型场效应器件。
在图1中，栅极115和117被形成为一体，然而这并非是限制性的。根据不同的情况下，栅极115和117也可以被形成为分开的不连接的两个单独的栅极，如图2中所示。本发明可以适用于多样的结构配置。
图2中示出了根据本发明另一实施例的半导体器件200Α。其中示出了鳍片207和209。器件200Α与图1中的实施例的半导体器件100Α的区别还在于；鳍片中的硬掩模被去除，并且形成了 U形的沟道控制区2071和2091。
鳍片207由半导体材料形成，因此，其本身即为一半导体层。鳍片207具有源区部分和漏区部分(在图中未示出)以及在源区部分和漏区部分之间的沟道区2073。沟道区2073具有第一导电类型，例如，η型或P型。沟道区1073具有在漏区部分和源区部分之间延伸的沟道方向。优选地，沟道区2073的沟道方向沿着所述鳍片的长度方向(在图2中，在垂直于纸面的方向上)。在某些实施方案中，沟道区2093可以基本位于鳍片207的中央。
鳍片207还具有沟道控制区2071。如图2中所示，沟道控制区2071被示出为不仅形成在鳍片(半导体层)207的沿着沟道区2073的沟道方向的两个侧面的表面中，并且与所述沟道区2073的沿着所述沟道方向的两个侧面邻接；而且还包括在沟道区上方的与沟道区邻接的部分。也即，形成了 U形(倒U形)的沟道控制区2071。沟道控制区2071具有与沟道区2073的导电类型(第一导电类型)相反的导电类型(第二导电类型)，例如，分别与η或P型沟道区对应的P型或η型导电性。
类似地，鳍片209具有沟道区2093和沟道控制区2091。鳍片209的结构与鳍片207的基本相同，但二者的相应各区的导电类型可以相同或相反。沟道控制区2091可以不仅在所述沟道区2093的两侧与所述沟道区2093邻接，而且还在所述沟道区上方邻接所述沟道区。
另外，注意，在图2中，栅极115和栅极117被示出了分离的单独的栅极。这里，沟道控制区还包括在沟道区上方的与沟道区邻接的部分，相应优选地，在该部分处，栅极也在从所述沟道控制区的外侧(相对于所述沟道区的外侧，也即，在沟道控制区的在沟道区上方的部分的上侧)与所述沟道控制区邻接。
并且，在图2中还示出了分别对于栅极115和栅极117的相应的侧墙(sidewall) 1151和1171。本领域技术人员将理解，由于图2是横截鳍片的截面图，因此，这里所示的侧墙1151和1171并非是设置在源漏和栅极之间的间隔物(spacer，如图9B中的1153所示)，而是在形成所述间隔物的同时在栅极的其他的壁上形成的。
另外，由于鳍片的横向尺寸(宽度)可以是较小的(例如，几十埃(人))，其可能远小于相应的通孔(via)的工艺允许的最小尺寸或关键尺寸(CD)，因此，在这种情况下，栅极115和栅极117可能需引出以利于通孔连接，如图2中所示。然而本发明并不限于此配置。
图2的实施例的其余的特征可以与图1中的基本一致，这里省略了对其详细说明。
图3A示出了根据本发明又一实施例的半导体器件300A。半导体器件300A包括衬底(未完整示出)，所述衬底具有层101，在层101上(也即，在衬底上)形成有鳍片307和309，如图3A中的虚线框中所指示的。
在某些实施例中，层101可以是绝缘层，例如，绝缘体上半导体(SOl)衬底中的在用于形成器件的半导体材料层下的绝缘层。换而言之，层101可以是在鳍片307、309下的与所述鳍片邻接的绝缘层。
在根据该实施例的器件300A中，可以包括一个或更多个鳍片。第一鳍片307具有由半导体材料形成的半导体层3070以及在半导体层3070上的硬掩模111，如图3A中的虚线框所示。第二鳍片309的结构与鳍片307的基本相同，其具有由半导体材料形成的半导体层3090以及在半导体层3070上的硬掩模113。
图3A所示的器件300A与图1所示的器件100A的区别之一在于，在器件300A中在衬底101上还形成了围绕鳍片307和309的绝缘材料层301，以支撑鳍片。如图3A中所示，优选地，所述绝缘材料层的厚度小于所述鳍片的高度。更优选地，绝缘材料层301厚度T对半导体层3070/3090的高度Hsemi减去绝缘材料层301的厚度T的差的比约为3 5，也即，T/(Hsem1-T) = 3 5。然而应当理解，本发明并不限于此，而是可以采用更大或更小的比例，只要该绝缘材料层能够为鳍片提供支撑即可。
半导体层3070具有沟道区3073和用于控制沟道区(沟道)导通和夹断的沟道控制区3071。如图3A中所示，沟道控制区3071至少形成在所述半导体层3070的沿着沟道方向的两个侧面的未被所述绝缘材料覆盖的表面中，并且与所述沟道区3073的沿着所述沟道方向的两个侧面的至少部分表面邻接。沟道控制区3071被形成为主要在所述绝缘材料层301的上表面之上，沟道控制区3071下端可略向下延伸越过与其相邻的所述绝缘材料层的上表面。这取决于用于形成沟道控制区的方法(例如，离子注入、等离子体处理、或扩散等)以及相应工艺参数(例如，剂量、能量、等离子体密度和功率、扩散的温度和时间等)坐寸ο
沟道区3073可以具有第一导电类型，例如，η型或P型。沟道区1073具有在漏区部分和源区部分之间延伸的沟道方向。优选地，沟道区3073的沟道方向可以沿着鳍片307的长度方向(在图3Α中，在垂直于纸面的方向)。沟道控制区3071具有与沟道区3073的导电类型(所述第一导电类型)相反的第二导电类型，例如，分别与η或P型沟道区对应的P型或η型导电性。
这里，优选地，如图3Α中所示，沟道区3073具有下端部分以及从所述下端部分向上突出的上端部分。优选地，沟道区3073可以具有倒T形形状。沟道区3073的下端部分基本在所述绝缘材料层301的上表面之下。而沟道控制区3071形成在沟道区3073的下端部分上方，并且至少在所述上端部分的沿着所述沟道方向的两个侧面与所述上端部分邻接。
此外，半导体器件300Α还包括用于鳍片307的栅极115。栅极115形成在绝缘材料层301之上。栅极115从所述沟道控制区3071的外侧(即，相对于所述沟道区3073的外侧)与所述沟道控制区3071邻接。同样地，这里栅极115仍是双栅极结构。栅极优选由掺杂的多晶硅、掺杂的非晶硅、或者金属材料形成。
半导体层3070中还可以形成有与沟道区3073邻接的源区部分和漏区部分。由于图3Α是横截鳍片的截面图，因此，在图中并未示出源区部分和漏区部分。应当理解，源区部分和漏区部分将具有与所述沟道区相同的导电类型，即，第一导电类型。
半导体层3090具有沟道区3093和用于控制沟道区(沟道)的沟道控制区3091。其结构基本与半导体层3070的一致。
如图3Α中所示，沟道控制区3091至少形成在所述半导体层3090的沿着沟道方向的两个侧面的未被所述绝缘材料覆盖的表面中，并且与所述沟道区3093的沿着所述沟道方向的两个侧面的至少部分表面邻接。从图3Α中可见，沟道控制区3091被形成为主要在所述绝缘材料层301的上表面之上，沟道控制区3091下端可略向下延伸越过与其相邻的所述绝缘材料层的上表面。然而本发明并不限于此。
沟道区3093和具有第一导电类型，例如，η型或P型。优选地，沟道区3093的沟道方向可以沿着鳍片309的长度方向，也即，在图3Α中，在垂直于纸面的方向上。沟道控制区3091具有与沟道区的导电类型(第一导电类型)相反的导电类型(第二导电类型)，例如，分别与η或P型沟道区对应的P型或η型导电性。
类似的，半导体器件300Α还包括用于鳍片309的栅极117。这里，栅极117被形成为在所述绝缘层上方。栅极117从所述沟道控制区3091的外侧(也即，相对于所述沟道区3093的外侧)与所述沟道控制区3091邻接。
类似地，鳍片309也包括形成在半导体层3090上的硬掩模113，并且半导体层3090还可以包括与沟道区3091邻接的源区部分和漏区部分。
这里，可以将鳍片307称作第一鳍片，并且可以将鳍片309称作第二鳍片。另外，鳍片307中的沟道区(沟道)3073可以具有与鳍片309中的沟道区3093相反的导电类型，从而可以在根据本发明的半导体装置中形成η型(即，η沟道)结型场效应器件和P型(即，P沟道)结型场效应器件。
如前所述的，在某些实施方式中，在通过诸如离子注入、等离子体处理、或扩散引入掺杂剂以形成沟道控制区3071和3091时，部分掺杂的杂质还将在鳍片307/309中的半导体层中注入或扩散到略微在绝缘材料层301的上表面之下的部分。这种情况也在本发明的范围内。
这里，示出了鳍片中形成有硬掩模的情况，然而本发明不限于此。如在下面将说明的其他实施例中，可以将该硬掩模去除。
图3Β示出了根据另一实施例的半导体器件300Β。器件300Β与图3Α中所示的器件300Α的主要区别在于，器件300Β利用体半导体衬底(例如，体硅衬底)来形成鳍片。也就是说，在图3Β中，层101表示在鳍片下的与所述鳍片邻接的半导体层。在这种情况下，优选地，在半导体层101中提供用于提供反向偏置的结构(例如，第一区域3075和第二区域3095)。
在图3Β中，层101表示在鳍片下的与所述鳍片邻接的半导体层(第二半导体层)。在这种情况下，优选地，在半导体层101中形成与沟道区邻接的第二沟道控制区，以控制沟道区。例如，可以通过第二沟道控制区在沟道区和该区域之间提供反向偏置(bias)。
在某些实施方式中，半导体层101可以具有与鳍片中的沟道区(例如，3073或3093)相同的导电类型。在这种情况下，可以在半导体层101中提供导电类型与沟道区3073的导电类型相反的区域3075(第一区域)来作为第二沟道控制区。同样的，可以在半导体层101中提供导电类型与沟道区3093的导电类型相反的区域3095(第二区域)来作为第二沟道控制区。
例如，在沟道区3073为η型的情况下，区域3075可以为ρ型，为了降低接触电阻，其可以为P+型，也即高掺杂浓度的P型。又例如，在沟道区3093为P型的情况下，区域3095可以为η型，同样的，为了降低接触电阻，其可以为η.型，也即高掺杂浓度的η型。在某些情况下，可以将层101整体用来作为用于提供反向偏置而不必单独提供区域3075和3095。在某些实施方式中，可以通过在衬底的与鳍片相反的表面提供的电极(例如，金属电极)或者通过其上形成鳍片的表面来为所述区域3075和/或3095提供偏置电源。
另外，应当理解，所述反向偏置是对于沟道区与沟道控制区之间所形成的P-η结而言的。并且应当理解，用于提供反向偏置的结构并不限于上述示例。图3Β的实施例的其余的特征可以与图3Α中的基本一致，这里省略了对其详细说明。
图4Α和4Β分别示出了根据本发明另外实施例的半导体器件400Α和400Β。
器件400Α与图3Α中的器件300Α的区别在于，鳍片307和309中的硬掩模111和113被去除，并且形成了 U形(倒U形)的沟道控制区4071和4091。也就是说，沟道控制区(4071,4091)被形成为不仅包括在所述沟道区4073的两侧与沟道区(4073,4093)邻接的部分，而且还在所述沟道区上方邻接所述沟道区的部分。
这里，优选地，如图4Α中所示，沟道区4073具有下端部分以及从所述下端部分向上突出的上端部分。优选地，沟道区4073可以具有倒T形形状。沟道区4073的下端部分基本在所述绝缘材料层401的上表面之下。而沟道控制区4071不仅形成在所述半导体层4070的沿着沟道方向的两个侧面的未被所述绝缘材料覆盖的表面中，并且与所述沟道区3073的沿着所述沟道方向的两个侧面的至少部分表面邻接，而且还包括在沟道区上方的与沟道区邻接的部分。
图4A的实施例的其余的特征与图3A中的基本一致，这里省略了对其详细说明。
器件400B与图4A中的器件400A的区别在于，器件400B利用体半导体衬底(例如，体硅衬底)来形成鳍片。也就是说，在图4B中，层101表示在鳍片下的与所述鳍片邻接的半导体层。在这种情况下，优选地，在半导体层101中提供用于提供反向偏置的结构(例如，第一区域4075和第二区域4095)。
在图3B中对类似结构及区域(例如，如图3B中所示的第一区域3075和第二区域3095)的说明可以适当地应用于本实施例中的所述结构和/或区域(图4B中所示的第一区域4075和第二区域4095)。图4B的实施例的其余的特征可以与图4A中的基本一致，这里省略了对其详细说明。
如在下面将得到更好说明的，根据本发明的半导体器件(100A、200A、300A和300B、400A和400B)还可以包括有间隔物1153，其可以位于栅极的与源区部分和漏区部分相邻的两侧。
此外，尽管在图中未示出，所述半导体器件还可以包括从所述源区部分和漏区部分外延生长的半导体材料部分。在此情况下，所述源区部分和漏区部分以及分别从其外延生长的半导体材料部分共同构成源区和漏区。而在没有进行所述外延生长的情况下，所述源区部分和漏区部分自身即分别为器件的源区和漏区。
下面根据图5A-5C、图6以及图7A和7B来说明形成根据本发明的其上形成有鳍片的衬底的步骤。
图5A-5C是示出了根据本发明一个实施例用于形成供刻蚀用的掩模的多种方法的示意图。
图5A示出了根据本发明实施例的通过芯轴-间隔物(mandrel-spacer)方法来形成所述掩模的情形。如图5A所示，晶片具有层101以及层101上的半导体层103。如前所述的，层101可以是SOl衬底中的绝缘层或者，可以是体半导体衬底的主体。在后一种情况下，层103可以与层101合而为一，或者说，可以省略层103 ;层103也可以是与层101不同的半导体层。
在晶片上形成硬掩模层105以覆盖半导体层103。
之后,可以在硬掩模105上形成芯轴层503。芯轴层503可以例如由娃的氧化物或者多晶硅等来形成。在芯轴层503中在期望的位置中可以形成有开口，如图5A中所示例性地示出的。然后，可以形成分别在所述开口的两个侧壁上的间隔物501。之后，可以去除芯轴层503，而保留间隔物501，来作为用于刻蚀形成鳍片所需的掩模。
可以在层103的期望位置(例如，右侧的间隔物下方)形成具有不同导电类型的区域507。该区域507可以用于形成具有不同导电类型的鳍片。
图5B示出了另一种形成所述掩模的方法。在硬掩模105上形成牺牲图案509。然后在牺牲图案509的侧壁上形成间隔物501。之后，移除牺牲图案509，而保留间隔物501，来作为用于刻蚀形成鳍片所需的掩模。
类似的，可以在层103的期望位置(例如，右侧的间隔物下方的)形成具有不同导电类型的区域507。该区域507可以用于形成具有不同导电类型的鳍片。并且可以在作为半导体层的层101中形成前述的第一区域和第二区域(3075、3095等等)。
图5C示出了又一种形成所述掩模的方法，其中使用本领域中已知的双图案化方法，例如，可以通过两次光刻来在抗蚀剂511中形成图案或掩模501。之后，可以去除抗蚀剂511中不需要的部分。在这种情况下，可以在利用掩模进行刻蚀之前，对图案501进行烘焙，以使得在刻蚀过程中图案501不易垮塌。
从而，如图中所示，形成刻蚀用掩模图案501。之后，利用该掩模刻蚀所述硬掩模层105和所述半导体层103，以形成鳍片，如图6中所示。如本领域技术人员将理解的，所述刻蚀可以分成多次进行，例如分别刻蚀硬掩模105和半导体层(第一半导体层)。或者，也可以利用同一刻蚀设备以一次全部进行(all-1n-one)的方式进行刻蚀，而不将晶片移出该刻蚀设备。之后，去除所述掩模501，并有选择地去除硬掩模层，从而形成鳍片(例如，107、109 ;207，209)，如图 7A 和 7B 中所示。
根据本发明，如图7A和7B中所示，提供如下的衬底，在所述衬底的表面上形成有一个或更多个鳍片(107、109、207、209)，所述鳍片具有由具有第一导电类型的半导体材料形成的半导体层(1070、1090、207、209)。在本发明的某些实施例中，鳍片还可以包括在半导体层(1070、1090)上的硬掩模(111、113)。这里，所述第一导电类型可以是η型或ρ型。
下面就具有和不具有硬掩模的鳍片分别说明后续工艺步骤。
首先参考图7Α、8Α-8Β、9Α-9Β、10Α-10Β、IIA-1lBJP 12-14Β 说明根据本发明一个实施例的器件的制造方法的步骤。
首先，提供如图7Α所示的衬底，在所述衬底的表面上形成有一个或更多个鳍片(207、209)，所述鳍片本身即为具有第一导电类型的半导体材料形成的半导体层。
如图8Α和8Β所示，分别形成用于鳍片207和209的伪栅815和817，以包覆所述鳍片207和209的与待形成的沟道区对应的部分。这里，图SB是沿图8Α的线Α-Α’所截取的截面沿箭头所指方向的视图。
在该实施例中，鳍片207和209本身即为半导体层(第一半导体层)，也就是说，鳍片中没有硬掩模。另外，尽管这里示出了两个鳍片，但是应当理解，如前面所说明的，本发明的半导体器件可以包括一个或更多个鳍片。另外，本发明的器件的部件结构是多样的，并不限于本发明的各附图中所示出并说明的情形。
另外，应当理解，在本说明书中，仅说明了本发明的相关的主要部件或步骤，而对于其余的并非本发明所关注的部件或步骤并未进行详细说明。例如，在形成伪栅之前，可以先去除鳍片上的原生氧化物(native oxide)，例如通过湿法利用清洗液或者稀释的氢氟酸坐寸ο
在该实施例的一些实施方案中，形成伪栅815和817的步骤可以包括:在形成有鳍片207和209的衬底上形成伪栅材料(例如，多晶硅)层以至少覆盖鳍片；之后，进行图案化，来形成伪栅815和817。
如图8B中所示，仅部分的鳍片207(209)被伪栅815(817)所覆盖，在该部分后来将对应形成沟道区。
之后，出于可靠性的考虑，优选地，如图9A和9B所示，形成用于伪栅的间隔物(图9B中的1153)。这里，图9B是沿图9A的线A-A’所截取的截面沿箭头所指方向的视图。
间隔物1153形成在伪栅的与后来将形成的源区部分和漏区部分相邻的两侧处。另外，应当理解，图9A中所示的侧墙1151和1171形成在栅极的不与源区部分和漏区部分相邻的其他侧面处。因此，将二者分别命名为间隔物和侧墙以资区分。
这里，间隔物/侧墙可以由例如，硅的氧化物、硅的氮化物、硅的氧氮化物、或硅的氮氧化物等形成。然而，本发明并不限于此。
优选地，在形成所述间隔物之后，可以进行注入以在所述第一半导体层中形成源区部分903和漏区部分905，如图9B中所示。然而，应当理解，本发明并不限于此。所述源区部分903和漏区部分905可以具有与所述沟道区相同的导电类型。
源区部分903和漏区部分905可以具有与所述沟道区相同的导电类型。对于源区部分和漏区部分的深度没有特别限制，只要源区部分和漏区部分与后来将形成的沟道区邻接即可。优选地，源区部分和漏区部分的深度基本等于鳍片中半导体层的高度。
优选地，可以在形成所述间隔物之后，可以针对半导体层的所暴露的表面外延生长一定厚度的半导体层。例如，可以外延生长几十埃(人)厚的半导体层。所述厚度可以根据鳍片的宽度而定。
可以在所述外延生长之后，再进行注入以形成源区部分和漏区部分。根据另外的实施方案，可以再所述外延生长之前进行注入，而在外延生长过程中，进行原位(in-situ)掺杂。从而，在此情况下，所述源区部分和漏区部分以及分别从其外延生长的半导体材料部分共同构成源区和漏区。而在没有进行所述外延生长的情况下，所述源区部分和漏区部分自身即分别为器件的源区和漏区。
顺便说明，尽管在所示出的实施例中采用了后形成栅极(gate-last)的工艺，然而应当理解，这样的实施例仅仅是优选的，而本发明并不限于这些实施例。也就是说，根据本发明的某些实施例，也可以在形成伪栅之后并不形成间隔物和源漏。例如，可以在形成栅极之后才形成间隔物，之后形成源区部分和漏区部分。
之后，如图1OA和IOB所示，在衬底上形成第一绝缘材料层1001以至少覆盖所述鳍片的露出部分并露出伪栅的顶部表面。这里，图1OB是沿图1OA的线A-A’所截取的截面沿箭头所指方向的视图。
在某些优选实施方式中，可以在其上形成了所述伪栅(及间隔物)的衬底上沉积第一绝缘材料，以使其覆盖整个衬底，即，覆盖鳍片的露出部分和伪栅；之后，可以去除部分的第一绝缘材料，以露出伪栅的上表面。例如可以通过化学机械抛光或者回蚀刻(etch-back)来进行所述去除，使得第一绝缘材料层的上表面与伪栅的上表面基本齐平，从而使得伪栅的上表面露出。所述第一绝缘材料可以是例如硅的氧化物。
在形成了前述的间隔物1153的情况下，所述第一绝缘材料层优选还基本覆盖所述间隔物。
另外，这里由于鳍片207、209被遮蔽，因此在示图中其被以虚线框的形式示出。
之后，如图1lA和IlB所示，去除所述伪栅815和817。这里，图1lB是沿图1lA的线A-A’所截取的截面沿箭头所指方向的视图。从而，露出了鳍片207、209的原本被伪栅所包覆的部分。可以利用例如湿法刻蚀方法或干法刻蚀方法等来去除所述伪栅。
之后，如图12所示，对所述鳍片(也即，所述半导体层的露出的部分)引入能够赋予与所述第一导电类型相反的第二导电类型的掺杂剂，例如，通过离子注入、等离子处理、扩散等等。从而，在所述半导体层中形成沟道区2073和2093以及用于控制沟道区2073和2093的沟道控制区2071和2091。所述沟道区2073和2093具有第一导电类型(例如，η型或P型)，所述沟道控制区2071和2091则具有与所述第一导电类型相反的第二导电类型(例如，对应的P型或η型)。并且，沟道控制区2071、2091分别形成在所述半导体层2070和2090的沿着各自沟道区2073和2093的沟道方向的两个侧面的露出部分的表面中，并且与相应沟道区的沿着其相应的沟道方向的两个侧面的表面邻接。
这里，沟道区2073和2093分别具有下端部分以及从所述下端部分向上突出的上端部分。所述下端部分基本在所述绝缘材料层401的上表面之下。
在本实施例中，沟道控制区2071、2091形成为U形(倒U形)，分别在沟道区2073和2093的两侧以及上方与所述沟道区邻接。也就是说，沟道控制区2071、2091还包括所述沟道控制区还包括形成在所述沟道区上方的与所述沟道区邻接的部分。这里，沟道区2073和2093可以具有倒T形形状。
这里，优选利用离子注入来引入所述掺杂剂，更优选地，利用倾斜离子注入，例如，离子的入射角度可以调整为不与衬底表面垂直。
另外，优选地，可以在离子注入等处理之后，进行退火，例如快速热退火等，以利于修复离子注入等所造成的损伤。
在鳍片207和209具有不同的导电类型，也就是说鳍片207和209中将要形成的沟道区具有不同导电类型的情况下，所述掺杂剂的引入还可以包括，例如:形成第一掩模(例如，抗蚀剂)覆盖鳍片207和209中一个鳍片(例如，第一鳍片)，对所露出的另一个鳍片(例如，第二鳍片)进行具有相应导电类型的掺杂剂的引入；之后去除所述第一掩模，并形成第二掩模覆盖所述另一鳍片(例如，第二鳍片)并露出所述的一个鳍片(例如，第一鳍片)；对所露出的所述的一个鳍片(例如，第一鳍片)进行具有相应导电类型的掺杂剂的引入。
之后，如图13和图14Α-14Β所示，形成用于鳍片的栅极115和117，所述栅极从相应沟道控制区的外侧与所述沟道控制区邻接。例如，在一种实现方案中，可以在衬底上形成栅极材料层1301，如图13所示。根据不同的实施方式，栅极材料可以是掺杂的多晶硅、掺杂的α硅(非晶硅)、或者金属材料等。然后，进行例如化学机械抛光，直至基本露出第一绝缘材料层1001的上表面，或者直至栅极材料层的上表面与所述第一绝缘材料层1001的上表面基本齐平。从而，形成栅极115和117，如图14Α和14Β所示。这里，图14Β是沿图14Α的线Α-Α’所截取的截面沿箭头所指方向的视图。图14Β更佳地示出了用于栅极115的间隔物1153。
下面参照图15-17、18Α-18Β、19Α-19Β、20Α-20Β、21、和22说明根据本发明一个实施例的器件的制造方法的步骤。
在该实施例中，衬底上形成有不具有硬掩模的鳍片(如图7Α中所示)，并且在衬底上形成围绕鳍片的绝缘材料层，以支持鳍片。
首先，提供如图7Α所示的衬底，在所述衬底的表面上形成有一个或更多个鳍片(407、409)，所述鳍片本身即为具有第一导电类型的半导体材料形成的半导体层。
接着，在衬底上形成围绕所述鳍片407和409的绝缘材料层401 (第二绝缘材料层)，所述绝缘材料层401具有预定的厚度，所述预定的厚度小于所述半导体层的高度，从而，后来将形成的伪栅和栅极被形成在所述绝缘材料层之上。
在本发明的一种实施方式中，如图15所示，在衬底上形成绝缘材料1501以覆盖鳍片407和409。层101表示鳍片下的与鳍片邻接的层。如前所述的，层101可以是绝缘层也可以是半导体层。鳍片407和409可以具有第一导电类型，例如η型或ρ型。尽管在图中并未示出，但是应当理解，在层101是半导体层的情况下，可以预先在其中形成前面所述的第二沟道控制区，例如前述的第一区域和第二区域等。
接着，如图16所示，去除所述绝缘材料1501至预定的厚度，所述预定的厚度小于鳍片(半导体层)的高度。从而，形成了绝缘材料层401 (第二绝缘材料层)。注意，在该示例中，鳍片407、409即为半导体层；而在鳍片还具有硬掩模层的情况下，这里所述的高度应指鳍片中半导体层(例如，1070和1090等)的高度。
这里,可以利用例如回蚀刻(etch-back)工艺来将绝缘材料1501去除至预定的厚度。所述预定的厚度小于半导体层的厚度。如此，可以露出鳍片的半导体层的含顶端的一部分。
优选地，绝缘材料层401厚度T对半导体层407的高度Hsemi减去绝缘材料层401的厚度T的差(也即，鳍片的半导体层露出绝缘材料层401的部分的高度)的比约为3 5，也即，T/(Hsem1-T) = 3 5。
之后，如图17所示，在所述绝缘材料层401上形成用于鳍片的伪栅1715和1717，以包覆所述鳍片的与待形成的沟道区对应的部分。
接着，优选地，如图18A和18B所示，形成用于伪栅的间隔物1153。这里，图18B是沿图18A的线A-A’所截取的截面沿箭头所指方向的视图。间隔物1153形成在伪栅的与后来将形成的源区部分和漏区部分相邻的两侧。而在伪栅的其余侧面则可以相应形成侧墙1151和1171等。间隔物1153也形成在第二绝缘材料层401上。
优选地，在此可以进行用于形成源区部分和漏区部分的注入。
之后，如图19A和19B所示，形成绝缘材料层1901 (第一绝缘材料层)，以至少覆盖鳍片的露出部分并露出伪栅的顶部，并优选也覆盖所述间隔物(如果存在的话)。在某些优选实施方式中，可以在其上形成了所述伪栅(及间隔物，如果存在的话)的衬底上沉积第一绝缘材料，以使其覆盖整个衬底；之后，可以进行化学机械抛光，从而露出伪栅的顶部，或者，可以使得第一绝缘材料所形成的层的上表面与伪栅的上表面基本齐平。所述第一绝缘材料可以是例如硅的氧化物。
接着，如图20A和20B所示，去除所述伪栅，以露出被伪栅所包覆的鳍片的半导体层。这里，图20B是沿图20A的线A-A’所截取的截面沿箭头所指方向的视图。
然后，如图21所示，对所述鳍片(即，所述半导体层的露出的部分)引入能够赋予与所述第一导电类型相反的第二导电类型的掺杂剂，例如，可以通过离子注入、等离子处理、扩散等来进行所述引入。从而，在所述鳍片407、409中形成沟道区4073、4093以及用于控制沟道区的沟道控制区4071、4091。沟道区4073、4093和沟道控制区4071、4091的结构可以见图4A的相关说明。
之后，如图22所示，形成栅极115和117，所述栅极从沟道控制区的外侧与沟道控制区邻接。
下面参考图23A-23B、24A-24B、25A-26B、27和28说明根据本发明另一实施例的器件的制造方法步骤。其中，采用了鳍片上部形成有硬掩模的衬底。
首先，如图23A和23B所示，层101上形成有鳍片107和109。这里，图23B是沿图23A的线A-A’所截取的截面沿箭头所指方向的视图。鳍片107包括硬掩模111和硬掩模111下的半导体层1070 ;鳍片109包括硬掩模113和硬掩模113下的半导体层1090。
在衬底上形成用于相应鳍片的伪栅2315和2317。图23B示出了从图23A的箭头方向所看到的示图，其中示出了伪栅2315并示出了鳍片(包括硬掩模111和下面的半导体层1070)的未被伪栅包覆的部分。
之后，如图24A和24B所示，形成用于伪栅的间隔物1153。这里，图24B是沿图24A的线A-A’所截取的截面沿箭头所指方向的视图。图24B更佳地示出了间隔物1153。间隔物1153形成在伪栅的与后来将形成的源区部分和漏区部分相邻的两侧。而如图24A中所示，在伪栅的其他侧面上也同时形成了侧墙1151和1171。
优选地，可以在此自对准地形成源区部分和漏区部分(图中并未示出)。
然后，如图25A和25B所示，形成绝缘材料层2501以至少覆盖所述鳍片的露出部分并露出伪栅的顶部。优选地，绝缘材料层2501也覆盖所述间隔物1153。这里，图25B是沿图25A的线A-A’所截取的截面沿箭头所指方向的视图。
接着，如图26A和26B所示，去除所述伪栅，以露出被伪栅所包覆的鳍片的半导体层。这里，图26B是沿图26A的线A-A’所截取的截面沿箭头所指方向的视图。
然后，如图27所示，对所述鳍片(鳍片中的半导体层)引入能够赋予与所述第一导电类型相反的第二导电类型的掺杂剂，例如，可以通过离子注入、等离子处理、扩散等来进行所述引入。从而，在所述半导体层1070、1090中形成沟道区1073、1093以及用于控制沟道区的沟道控制区1071、1091。沟道区1073、1093以及沟道控制区1071、1091的结构可以见图1的相关说明。
同样地，在半导体层1070和1090具有不同的导电类型，也就是说半导体层1070和1090中将要形成的沟道区具有不同导电类型的情况下，可以分别进行各自的掺杂剂的引入。例如可以将第一鳍片用掩模(例如，抗蚀剂)覆盖，同时进行第二鳍片的掺杂剂的引入；反之亦然。
之后，如图28所示，形成相应的栅极115和117。
本领域技术人员将理解，本实施例的方法可以与上面结合图18A-22所述的方法结合，来形成如图3A和3B所示的器件。
另外，本领域技术人员将理解，尽管在本发明的说明书中主要描述了后形成栅极(gate-last)的制造方法，然而本发明并不限于此。例如，可以在形成伪栅后在栅极形成之前并不形成间隔物、源漏等；而是，在进行了所述掺杂剂的引入之后，去除所述第一绝缘材料层，之后形成栅极，在形成栅极之后再形成间隔物、源漏等。
还应当理解，在第一鳍片和第二鳍片具有导电类型不同的沟道区的情况下，可以分别进行各自的掺杂剂的引入，例如可以将第一鳍片用掩模(例如，抗蚀剂)覆盖，同时进行第二鳍片的掺杂剂的引入；反之亦然。如前所述的，在本申请中，对于本发明所不关注的步骤、部件、或细节，并未做详细说明，因为这些将是本领域技术人员所知的，或者是根据本发明的教导将容易地或者显而易见地知道的。
以上参考附图描述了本发明的实施例。然而，应当理解，这些实施例仅是示例性，而不是对本申请权利要求的限制。本发明的实施例可以自由地进行组合，而不超出本发明的范围。另外，本领域技术人员根据本发明的教导可以对本发明的实施例和细节等进行多种修改而不偏离本发明的范围。因此，所有这些修改都被包括在下面的权利要求所限定的本发明的精神和范围内。
权利要求
1.一种半导体器件，包括: 在衬底上形成的鳍片，所述鳍片具有由半导体材料形成的第一半导体层，并且所述第一半导体层具有: 源区部分和漏区部分； 在源区部分和漏区部分之间的沟道区，所述沟道区具有第一导电类型；以及 沟道控制区，其与沟道区邻接以用于控制沟道区，所述沟道控制区至少形成在所述第一半导体层的沿着所述沟道区的沟道方向的两个侧面的部分表面中，并且与所述沟道区的沿着所述沟道方向的两个侧面的至少部分表面邻接，所述沟道控制区具有与所述第一导电类型相反的第二导电类型；以及 栅极，其从所述沟道控制区的外侧与所述沟道控制区邻接。
2.如权利要求1所述的半导体器件，其中所述沟道控制区还包括形成在所述沟道区上方的与所述沟道区邻接的部分。
3.如权利要求1所述的半导体器件，其中所述鳍片还包括在所述第一半导体层上的硬掩模。
4.如权利要求1所述的半导体器件，还包括在衬底上的围绕所述鳍片的绝缘材料层， 其中，所述绝缘材料层的厚度小于所述第一半导体层的高度， 其中，所述沟道控制区至少形成在所述第一半导体层的所述两个侧面的未被所述绝缘材料覆盖的表面中；并且 其中，所述栅极被形成在所 述绝缘材料层之上。
5.如权利要求4所述的半导体器件，其中: 所述沟道区具有下端部分以及从所述下端部分向上突出的上端部分，所述下端部分基本在所述绝缘材料层的上表面之下，并且 所述沟道控制区形成在所述下端部分上方，并且至少在所述上端部分的沿着所述沟道方向的两个侧面与所述上端部分邻接。
6.如权利要求4所述的半导体器件，其中所述沟道具有倒T形形状。
7.如权利要求1所述的半导体器件，其中所述栅极由掺杂的多晶硅或掺杂的非晶硅形成。
8.如权利要求1所述的半导体器件，其中所述栅极由金属材料形成。
9.如权利要求1所述的半导体器件，其中所述衬底还包括在所述鳍片下的与所述鳍片邻接的绝缘层。
10.如权利要求1所述的半导体器件，其中所述衬底还包括在鳍片下的与所述鳍片邻接的第二半导体层，并且其中所述第二半导体层形成有第二沟道控制区以提供反向偏置，所述第二沟道控制区具有与所述沟道区相反的导电类型。
11.如权利要求1所述的半导体器件，还包括: 栅极间隔物，其位于栅极的与源区部分和漏区部分相邻的两侧。
12.如权利要求1所述的半导体器件，其中所述源区部分和漏区部分具有与所述沟道区相同的导电类型。
13.如权利要求1所述的半导体器件，其中所述半导体器件还包括从所述源区部分和漏区部分外延生长的半导体材料部分，所述源区部分和漏区部分以及分别从其外延生长的半导体材料部分共同构成源区和漏区。
14.如权利要求1所述的半导体器件，其中所述一个或多个鳍片包括第一鳍片和第二鳍片，所述第一鳍片所包括的沟道区的导电类型与所述第二鳍片所包括的沟道区的导电类型相同或相反。
15.一种制造半导体器件的方法，包括: 提供衬底，在所述衬底的表面上形成有，所述鳍片具有由具有第一导电类型的半导体材料形成的第一半导体层； 形成用于所述鳍片的伪栅以包覆所述鳍片的与待形成的沟道区对应的部分； 在衬底上形成第一绝缘材料层以至少覆盖所述鳍片的露出部分并露出伪栅的顶部表面； 去除所述伪栅，以露出所述第一半导体层的被伪栅所包覆的部分；以及对所述第一半导体层的露出的所述部分引入能够赋予第二导电类型的掺杂剂，以使得在所述第一半导体层中形成沟道区以及用于控制所述沟道区的沟道控制区，其中所述沟道区具有第一导电类型，所述沟道控制区至少形成在所述第一半导体层的沿着所述沟道区的沟道方向的两个侧面的露出部分的表面中，并且与所述沟道区的沿着所述沟道方向的两个侧面的至少部分表面邻接，并且所述沟道控制区具有与所述第一导电类型相反的第二导电类型。
16.如权利要求15所 述的方法，其中所述沟道控制区还包括形成在所述沟道区上方的与所述沟道区邻接的部分。
17.如权利要求15所述的方法，其中所述鳍片还包括在所述第一半导体层上的硬掩模。
18.如权利要求15所述的方法，进一步包括: 在形成所述伪栅之后，在形成所述第一绝缘材料层之前，形成用于该伪栅的间隔物，并且 其中，所形成的第一绝缘材料层还基本覆盖所述间隔物。
19.如权利要求18所述的方法，进一步包括:在形成所述间隔物之后，在形成所述第一绝缘材料层之前，从所述第一半导体层的露出部分外延生长半导体材料，并且 其中，所形成的第一绝缘材料层还基本覆盖所外延生长的半导体材料。
20.如权利要求18或19所述的方法，进一步包括: 在形成所述间隔物之后，在形成所述第一绝缘材料层之前，进行注入以形成与所述沟道区邻接的源区和漏区，所述源区和漏区具有与所述沟道区相同的导电类型。
21.如权利要求15所述的方法，还包括: 在引入掺杂剂之后，形成用于所述鳍片的栅极，所述栅极从所述沟道控制区的外侧与所述沟道控制区邻接。
22.如权利要求21所述的方法，还包括: 在引入掺杂剂之后且在形成栅极之前，去除所述第一绝缘材料层。
23.如权利要求21所述的方法，还包括: 在形成所述栅极之后，形成用于该栅极的间隔物。
24.如权利要求23所述的方法，进一步包括:在形成所述间隔物之后，从所述第一半导体层的露出部分外延生长半导体材料。
25.如权利要求23或24所述的方法，进一步包括: 进行注入以形成与所述沟道区邻接的源区和漏区，所述源区和漏区具有与所述沟道区相同的导电类型。
26.如权利要求15所述的方法,还包括: 在形成伪栅之前，在衬底上形成围绕所述鳍片的第二绝缘材料层，所述第二绝缘材料层具有预定的厚度，所述预定的厚度小于所述第一半导体层的高度， 从而使得之后形成的所述伪栅和所述栅极被形成在所述第二绝缘材料层之上。
27.如权利要求26所述的方法，引入能够赋予第二导电类型的掺杂剂的步骤还使得: 所述沟道区具有下端部分以及从所述下端部分向上突出的上端部分，所述下端部分基本在所述绝缘材料层的上表面之下，并且 所述沟道控制区形成在所述下端部分上方，并且至少在所述上端部分的沿着所述沟道方向的两个侧面与所述上端部分邻接。
28.如权利要求27所述的方法，其中所述沟道区具有倒T形形状。
29.如权利要求26所述的方法，形成围绕所述鳍片的第二绝缘材料层包括: 在衬底上形成第二绝缘材料以覆盖所述鳍片；以及 去除所述第二绝缘材料至所 述预定的厚度。
30.如权利要求15所述的方法，其中所述栅极由掺杂的多晶硅或掺杂的非晶硅形成。
31.如权利要求15所述的方法，其中所述栅极由金属材料形成。
32.如权利要求15所述的方法，其中所述引入掺杂剂的步骤是通过离子注入、等离子处理、或者扩散进行的。
33.如权利要求15所述的方法，其中所述掺杂剂的引入是通过倾斜的离子注入进行的。
34.如权利要求15所述的方法，其中所述衬底还包括在所述鳍片下的与所述鳍片邻接的绝缘层。
35.如权利要求15所述的方法，其中所述衬底还包括在鳍片下的与所述鳍片邻接的第二半导体层，并且其中所述第二半导体层形成有第二沟道控制区以提供反向偏置，所述第二沟道控制区具有与所述沟道区相反的导电类型。
36.如权利要求15所述的方法，其中所述衬底上形成有两个或更多个所述鳍片，所述两个或更多个所述鳍片包括第一鳍片和第二鳍片，所述第一鳍片所包括的沟道区的导电类型与所述第二鳍片所包括的沟道区的导电类型相同或相反。
37.如权利要求36所述的方法，其中所述第一鳍片的沟道区的导电类型与所述第二鳍片的沟道区的导电类型相反， 所述掺杂剂的引入还包括: 以第一掩模覆盖所述第一鳍片，对所述第二鳍片进行相应掺杂剂的引入；以及 去除所述第一掩模； 以第二掩模覆盖所述第二鳍片，对所述第一鳍片进行相应掺杂剂的引入。
38.如权利要求15所述的方法，其中形成第一绝缘材料层的步骤包括: 在衬底上沉积第一绝缘材料以覆盖所述鳍片的露出部分和所述伪栅；以及去除部分的所述 第一绝缘材料以露出所述伪栅的上表面。
全文摘要
本发明涉及半导体器件及其制造方法。根据本发明的半导体器件包括在衬底上形成的一个或更多个鳍片，所述鳍片具有由半导体材料形成的第一半导体层，并且所述第一半导体层具有源区和漏区；在源区和漏区之间的沟道区，所述沟道区具有第一导电类型；以及沟道控制区，其与沟道区邻接以用于控制沟道区，所述沟道控制区至少形成在所述第一半导体层的沿着所述沟道区的沟道方向的两个侧面的部分表面中，并且与所述沟道区的沿着所述沟道方向的两个侧面的至少部分表面邻接，所述沟道控制区具有与所述第一导电类型相反的第二导电类型；以及栅极，其从所述沟道控制区的外侧与所述沟道控制区邻接。
文档编号H01L29/06GK103137685SQ20111037699
公开日2013年6月5日 申请日期2011年11月24日 优先权日2011年11月24日
发明者三重野文健 申请人:中芯国际集成电路制造(北京)有限公司