专利名称：三维封装方法以及封装体的制作方法
技术领域：
本发明涉及半导体封装领域，尤其涉及一种三维封装方法以及封装体。
背景技术：
未来电子系统将需要满足如下几个方面日益提出的要求体积小、重量轻、高频和高速运行、低功耗、灵敏、多功能以及低成本。而三维封装正是满足这几个方面要求的一个极具吸引力的途径，其具有减小体积和增加衬底材料利用率的优点。先进的三维封装技术要求芯片的厚度不断减薄，已制作器件的半导体衬底背面减薄是封装制造过程中的极为重要的工序，超精密磨削、研磨、抛光、腐蚀在半导体衬底背面减薄工艺中获得广泛应用，减薄后的芯片可提高热发散效率、机械性能、电性能、减小芯片 封装体积，减轻划片加工量。以硅衬底为例，目前，直径200mm的已制作器件的硅衬底可以被减薄至0. 12-0. 15_，直径300_硅衬底要达到这一水平还需要采用化学机械抛光、等离子腐蚀、先划片后研磨等技术。该项技术今后的发展趋势是减薄至0.05_以下的厚度。硅衬底上电路层的有效厚度一般为5-10 u m,为保证其功能，并有一定的支撑厚度，硅衬底减薄的极限厚度为20-30 ii m。目前市场上直径300mm的硅衬底的平均厚度为775 u m,直径200mm的娃衬底的平均厚度为725 y m,如此厚的衬底是为保证在芯片制造、测试、运送过程中有足够的强度，因此，在电路层制作完成后，需要对其进行背面减薄，衬底越薄，其柔韧性越好，受外力冲击引起的应力也越小。但是目前的三维封装工艺中，现有的减薄技术很难在将被减薄的衬底减薄到50 um的同时也能够满足光刻对平整度要求。因此，目前的集成电路制造领域需要一种可以降低被减薄的衬底的厚度，而且可以提高表面的平整度的三维封装技术。
发明内容
本发明所要解决的技术问题是，提供一种三维封装方法以及封装体，可以降低被减薄的衬底的厚度的同时保证衬底表面的平整度。为了解决上述问题，本发明提供了一种三维封装方法，包括如下步骤提供半导体衬底和支撑衬底，所述半导体衬底依次包括支撑层、支撑层表面的重掺杂层以及重掺杂层表面的器件层，所述器件层中包含至少一半导体器件；在半导体衬底和/或支撑衬底的表面形成绝缘层；以所述绝缘层为中间层，将所述半导体衬底和支撑衬底贴合在一起；采用自停止腐蚀工艺去除所述半导体衬底中的支撑层和重掺杂层；在器件层中形成多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘；采用导电填充物填平所述贯孔。作为可选的技术方案，所述半导体衬底采用如下步骤形成提供半导体衬底；将掺杂元素注入至半导体衬底中，形成重掺杂层，并同时在半导体衬底的表面分离出器件层；在器件层中制作至少一半导体器件。
作为可选的技术方案，所述半导体衬底的材料为单晶硅，所述重掺杂层中的掺杂元素为硼。作为可选的技术方案，所述绝缘层的材料选自于氧化硅、氮化硅和氮氧化硅中的
任意一种。作为可选的技术方案，所述导电填充物 为金属。作为可选的技术方案，所述支撑衬底的材料选自于单晶硅、蓝宝石、碳化硅以及玻璃中的任意一种。作为可选的技术方案，所述支撑衬底中预先制备有完整的集成电路结构或者单管。本发明还提供了一种采用上述方法形成的封装体，依次包括支撑衬底、支撑衬底表面的绝缘层、以及绝缘层表面的器件层，所述器件层中包含至少一半导体器件，所述器件层中具有多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘，所述贯孔中填充有导电填充物。作为可选的技术方案，所述绝缘层的材料选自于氧化硅、氮化硅和氮氧化硅中的
任意一种。作为可选的技术方案，所述导电填充物为金属。作为可选的技术方案，所述半导体衬底的材料为单晶硅，所述支撑衬底的材料选自于单晶硅、蓝宝石、碳化硅以及玻璃中的任意一种。本发明的优点在于，通过在器件层下方形成重掺杂层，并在贴合后采用自停止腐蚀工艺去除重掺杂层，可以在降低被减薄的衬底的厚度的同时保证衬底表面的平整度。
附图I所示是本具体实施方式
所述方法的步骤流程图。附图2A至附图2H所示是本具体实施方式
所述方法的工艺示意图。
具体实施例方式下面结合附图对本发明提供的三维封装方法以及封装体的具体实施方式
做详细说明。附图I所示是本具体实施方式
所述方法的步骤流程图，包括步骤S101，提供半导体衬底；步骤S102，将掺杂元素注入至半导体衬底中，形成重掺杂层，并同时在半导体衬底的表面分离出器件层；步骤S103，在器件层中制作至少一半导体器件；步骤S110，提供支撑衬底；步骤S111，在支撑衬底的表面形成绝缘层；步骤S120，以所述绝缘层为中间层，将所述半导体衬底和支撑衬底贴合在一起；步骤S130，采用自停止腐蚀工艺去除所述半导体衬底中的支撑层和重掺杂层；步骤S140，在器件层中形成多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘；步骤S150，采用导电填充物填平所述贯孔。附图2A所示，参考步骤S101，提供半导体衬底200。本具体实施方式
中，所述半导体衬底200的材料为单晶硅，电阻率0. I至1000 Q . cm,优化为10至20 Q . cm。优化的对半导体衬底200表面进行绝缘化处理，也可以不进行该绝缘化处理，绝缘处理后在表面生成SiO2层，也可以是Si3N4或者是别的绝缘介质层，优化为SiO2,生成方法可以是CVD、LPCVD、PECVD等，优化为氧化，氧化工艺可以是湿氧也可以是干氧，也可以是两者的组合，氧化层厚度不大于500nm,优化为50 nm。在其他的具体实施方式
中，半导体衬底200的材料可以是任意一种常见的半导体材料，例如锗、碳化硅、氮化镓、砷化镓、氮化铝等。附图2B所示，参考步骤S102，将掺杂元素注入至半导体衬底200中，形成重掺杂层201，并同时在半导体衬底的表面分离出器件层202和支撑层203。本具体实施方式
中，所述重掺杂层201中的掺杂元素为硼。注入的离子为硼离子或者BF2分子，注入剂量为5 X IO14至5 X IO17CnT2,优化注入剂量为SXlO1W,硼的分布峰值处的浓度为6 X IO18至6X IO22Cm-3,优化为8X102°cm_3。硼的注入剂量的选择规则为，优化的硼注入层的电阻率应小于0. I Q . cm，注入能量为IkeV至lOOOkeV。注入深度最终的器件层202厚度所决定，优选规则为注入深度应略大于最终器件层202的厚度，应大于50nm至5000nm，优化为lOOnm。例如器件层最终顶层硅厚度为200nm，则其注入深度应为300 nm左右。
在上述步骤实施完毕后，如果器件层202的厚度不能够满足要求，还可以进一步实施一同质外延的增厚步骤。外延设备优选为减压外延炉，对于单晶硅衬底的同质外延而言，反应气体为二氯氢硅、硅烷或者是三氯氢硅，生长温度为400至1300°C，优化为700°C，低温外延的优势在于能够保证重掺杂层201中的重掺杂硼不扩散，外延厚度为IOnm至20 u m0外延之后的厚度由器件层202需要的硅厚度决定，其优选的前提为，外延硅层的厚度应大于最终的器件层202需要的硅厚度，这样为CMP留出足够的厚度余量。参考步骤S103，在器件层202中制作至少一半导体器件(未图示)。基于步骤S102所获得的衬底进行流片，制备出完整的集成电路结构或者单管。集成电路可以是由若干个金属-氧化物-半导体场效应晶体管(MOSFETs)以及电容、电阻等其他器件通过合金层互联形成。单管例如可以是双极晶体管或者功率晶体管等。以上步骤的目的在于形成一个由支撑层203、支撑层203表面的重掺杂层201以及重掺杂层201表面的器件层202构成的半导体衬底200。附图2C所示，参考步骤S110，提供支撑衬底220。本具体实施方式
中，支撑衬底220是单晶硅衬底。在其他的实施方式中，还可以是SOI衬底或者Ge衬底，甚至是蓝宝石、碳化硅以及玻璃衬底等。由于支撑衬底220主要起到支撑封装体的作用，因此选择的范围很宽泛。在其他的具体实施方式
中，所述支撑衬底中预先制备有完整的集成电路结构或者单管，在此具体实施方式
中，支撑衬底和轻掺杂层中的器件可以互相对准形成电学互联。附图2D所示，参考步骤S111，在支撑衬底220的表面形成绝缘层240。该绝缘层可以是二氧化硅也可以是氮化硅、氮化铝或者氧化铝等。在其他的实施方式中，也可以是在器件层202的表面形成绝缘层，或者在器件层202和支撑衬底220的表面都形成绝缘层。附图2E所示，参考步骤S120，以所述绝缘层240为中间层，将所述半导体衬底200和支撑衬底220贴合在一起。所述贴合选自于键合和粘贴中的任意一种，优选为粘贴。所述键合例如可以是等离子增强型键合，使用等离子体如，Ar, N2或者O2处理晶片表面，随后采用去离子水清洗，并将两个晶片键合在一起，随后加固，加固温度为100至800°C，优化为300°C，加固时间为0. 5小时至10小时，优化为3小时。所述粘贴是采用胶将半导体衬底200和支撑衬底220连接在一起，如果使用胶，则半导体衬底200和支撑衬底220表面不需要进行绝缘化处理，即不需要在表面形成绝缘层240，仅需在表面涂绝缘胶即可。
附图2F所示，参考步骤S130，采用自停止腐蚀工艺去除所述半导体衬底200中的支撑层203和重掺杂层201。本步骤例如可以是首先研磨减薄支撑层203，至残余支撑层203的厚度为IMm至10Mm，优化为lOMm。随后，采用旋转腐蚀的方法，使腐蚀溶液流过支撑层203表面以除去残余的支撑层203至露出重掺杂层201，旋转腐蚀的角速度为每分钟100至5000周是优选的技术参数。小于每分钟100周的速度不足以使反应后的残余物质迅速地脱离表面，大于5000周的转速使得腐蚀液迅速地流经衬底的表面，在表面的停留时间太短，从而与表面发生化学反应不够充分，因此造成了腐蚀液的浪费。所述腐蚀单晶硅衬底的腐蚀溶液为邻苯二酚 、乙二胺和水的混合溶液。暴露出重掺杂层201后，再采用HNA溶液旋转腐蚀去除重掺杂层201，优化的腐蚀单晶硅衬底的腐蚀溶液为氢氟酸、硝酸和醋酸的混合溶液，混合液中HF、HN03以及CH3COOH的体积比为I :3 :8。腐蚀后采用CMP抛光暴露出的器件层202。步骤S130实施完毕后，还可以优选对暴露出的器件层202的表面进行绝缘化处理，生成二氧化硅层，随后可以对该层进行CMP抛光处理，以降低其粗糙度。附图2G所示，参考步骤S140，在器件层202中形成多个贯孔，本具体实施方式
以贯孔251与252表示，所述贯孔251与252的位置与半导体器件的焊盘(未图示)的位置对应，并暴露出半导体器件的焊盘。形成贯孔251与252的工艺可以采用干法或者湿法刻蚀，由于焊盘的材料通常是金属，故可以在焊盘处实现自停止。附图2H所示，参考步骤S150，采用导电填充物填平所述贯孔251与252。所述导电填充物为金属，优选为铜，形成工艺例如可以是电镀。电镀后可以使用CMP抛光平坦化。上述步骤完毕后形成了附图2H的封装体，依次包括支撑衬底220、支撑衬底220表面的绝缘层240、以及绝缘层240表面的器件层202，所述器件层202中包含至少一半导体器件。所述器件层202中具有多个贯孔，本具体实施方式
以贯孔251与252表示，所述贯孔251与252的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘，所述贯孔251与252中填充有导电填充物。上述步是单层封装的步骤，可用于CMOS传感器等器件的封装。将附图2H中的衬底依次往上叠加，重复以上工艺步骤，可实现多层的叠层封装。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种三维封装方法，其特征在于，包括如下步骤 提供半导体衬底和支撑衬底，所述半导体衬底依次包括支撑层、支撑层表面的重掺杂层以及重掺杂层表面的器件层，所述器件层中包含至少一半导体器件； 在半导体衬底和/或支撑衬底的表面形成绝缘层； 以所述绝缘层为中间层，将所述半导体衬底和支撑衬底贴合在一起； 采用自停止腐蚀工艺去除所述半导体衬底中的支撑层和重掺杂层； 在器件层中形成多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘；采用导电填充物填平所述贯孔。
2.根据权利要求I所述的三维封装方法，其特征在于，所述半导体衬底采用如下步骤形成 提供半导体衬底； 将掺杂元素注入至半导体衬底中，形成重掺杂层，并同时在半导体衬底的表面分离出器件层； 在器件层中制作至少一半导体器件。
3.根据权利要求I或2所述的三维封装方法，其特征在于，所述半导体衬底的材料为单晶娃，所述重掺杂层中的掺杂元素为硼。
4.根据权利要求I所述的三维封装方法，其特征在于，所述绝缘层的材料选自于氧化硅、氮化硅和氮氧化硅中的任意一种。
5.根据权利要求I所述的三维封装方法，其特征在于，所述导电填充物为金属。
6.根据权利要求I所述的三维封装方法，其特征在于，所述支撑衬底的材料选自于单晶硅、蓝宝石、碳化硅以及玻璃中的任意一种。
7.根据权利要求I所述的三维封装方法，其特征在于，所述支撑衬底中预先制备有完整的集成电路结构或者单管。
8.一种采用权利要求I所述方法形成的封装体，其特征在于，依次包括支撑衬底、支撑衬底表面的绝缘层、以及绝缘层表面的器件层，所述器件层中包含至少一半导体器件，所述器件层中具有多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘，所述贯孔中填充有导电填充物。
9.根据权利要求8所述的封装体，其特征在于，所述绝缘层的材料选自于氧化硅、氮化硅和氮氧化硅中的任意一种。
10.根据权利要求8所述的封装体，其特征在于，所述导电填充物为金属。
11.根据权利要求8所述的封装体，其特征在于，所述半导体衬底的材料为单晶硅，所述支撑衬底的材料选自于单晶硅、蓝宝石、碳化硅以及玻璃中的任意一种。
12.根据权利要求8所述的封装体，其特征在于，所述支撑衬底中预先制备有完整的集成电路结构或者单管。
全文摘要
本发明提供了涉及一种三维封装方法以及封装体，所述方法包括如下步骤提供半导体衬底和支撑衬底，所述半导体衬底依次包括支撑层、支撑层表面的重掺杂层以及重掺杂层表面的器件层，所述器件层中包含至少一半导体器件；在半导体衬底和/或支撑衬底的表面形成绝缘层；以所述绝缘层为中间层，将所述半导体衬底和支撑衬底贴合在一起；采用自停止腐蚀工艺去除所述半导体衬底中的支撑层和重掺杂层；在器件层中形成多个贯孔，所述贯孔的位置与半导体器件的焊盘的位置对应，并暴露出半导体器件的焊盘；采用导电填充物填平所述贯孔。本发明的优点在于在降低被减薄的衬底的厚度的同时保证衬底表面的平整度。
文档编号H01L25/00GK102623362SQ201110449518
公开日2012年8月1日 申请日期2011年12月29日 优先权日2011年12月29日
发明者张峰, 张苗, 曹共柏, 林成鲁, 王曦, 魏星 申请人:上海新傲科技股份有限公司