专利名称：半导体器件及其制造方法
技术领域：
本发明涉及半导体领域，特别涉及半导体器件及其制造方法。
背景技术：
随着集成电路技术的发展，半导体器件的尺寸越来越小。为了控制短沟道效应，更小的器件尺寸要求进一步提高栅极电容。通常通过减小栅极和衬底之间的栅极电介质层(通常为氧化硅(SiO2))的厚度来提高栅极电容。然而，这会带来栅极漏电流的增加并降低器件的可靠性。而且，随着特征尺寸的减小，栅极电介质层的厚度已经很难进一步减小。为此，在当前的超大规模集成电路(VLSI)工艺中，高介电常数(高k)_金属栅极(简称HK-MG)方案逐渐成为主流方案。所谓高k材料是指介电常数k大于3.9的材料。在HK-MG方案中，用高介电常数的材料代替氧化硅作为栅极电介质层的材料，这种材料具有比氧化硅更高的介电常数和更好的场效应特性。如图1所示，衬底101上形成有电介质材料层106。在半导体衬底101中可以形成源极区和漏极区，图1中未示出。金属栅极108和高k层107嵌在电介质材料层106中。其中，高k层107形成于金属栅极108的底面和侧面。但是，由于位于金属栅极侧面的高k层会使得栅漏边缘电容(gate to drainfringing capacitance)显著升高,从而影响半导体器件的速度性能。该电容越大，器件的速度性越差。公开号为US20050285213的美国专利申请公开了一种技术方案，在形成栅极之后对位于金属栅极侧面的高k层进行倾斜离子注入，如图2所示。申请人:发现，采用上述技术方案，高k层107的竖直部分1071的介电常数并不能有效降低。这是由于，竖直部分1071与金属栅极108紧密连接，离子不能有效注入竖直部分1071，导致高k层的介电常数依然较高，栅漏边缘电容仍然较大，影响了半导体器件的速度。因此，需要提出一种新的技术来解决上述问题。
发明内容
本发明的发明人发现了现有技术中金属栅极侧面的高k层中的介电常数不能有效降低的问题。本发明的一个目的是提供一种新的技术方案，使得离子能够有效注入金属栅极侧面的高k层。根据本发明的第一方面，提供一种制造半导体器件的方法。该方法包括:形成具有伪栅和伪栅电介质层的半导体结构，该伪栅嵌在电介质材料层中，该伪栅电介质层位于伪栅和衬底之间；去除该伪栅和伪栅电介质层以形成凹槽；在该电介质材料层上和凹槽内壁上，沉积非晶态的高k材料层，高k材料包括下部水平部分、竖直部分和上部水平部分；执行倾斜离子注入，以将离子注入到该高k材料层的上部水平部分和竖直部分；对该高k材料层进行快速热退火，以使上部水平部分和竖直部分的介电常数小于下部水平部分的介电常数。优选地，高k材料层的材料是铪、锆、镧、钛的氧化物。优选地，非晶态的高k材料层是采用原子层沉积ALD方法形成的。优选地，非晶态的高k材料层的沉积温度范围为170°C到250°C。优选地，根据高k材料层的竖直部分的高度和下部水平部分的宽度设定倾斜离子注入的倾斜角度。优选地，所注入的离子为S1、C、Ge中的至少一种或者S1、C、Ge中的至少一种与F
的组合。优选地，在对高k材料层进行快速热退火的步骤中，采用RTP工艺对高k材料层进行快速热退火，所用的气压为0.05Torr至0.1Torr，基础温度为100°C至200°C，退火温度为800 0C M IOOO0Co优选地，本方法还包括:在上述凹槽中填充金属栅极；进行化学机械抛光处理，直到露出电介质材料层。根据本发明的第二方面，提供一种半导体器件。该半导体器件包括:衬底上的电介质材料层，该电介质材料层中形成有凹槽，该凹槽位于衬底中沟道区上方；凹槽底壁上的高k材料层；凹槽侧壁上的侧壁电介质层，该侧壁电介质层是由上述高k材料与所注入的离子发生化学反应形成的，其介电常数低于上述高k材料层的介电常数，所述离子是在所述凹槽中沉积金属栅极材料之前倾斜注入的。优选地，高k材料层的材料是金属的氧化物，该金属是铪、锆、镧或钛。优选地，侧壁电介质层的材料是上述金属的碳酸盐、锗酸盐、硅酸盐、锗氟酸盐或硅氟酸盐。本发明的一个优点在于，在形成栅极之前，对高k层的竖直部分进行倾斜离子注入，之后进行快速退火，能够有效降低该高k层竖直部分的介电常数，从而降低边缘电容，提高半导体器件的速度。通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
构成说明书的一部分的附图描述了本发明的实施例，并且连同描述一起用于解释本发明的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中:图1是示出高介电常数-金属栅极的结构示意图。图2是示出现有的降低金属栅极侧面的高k层的介电常数的方法示意图。图3A至3G示意性地示出了根据本发明的一个实施例制造半导体器件的工艺流程的各个阶段。图4是示出根据本发明的一个实施例制造半导体器件的方法的流程图。图5是示出根据本发明的一个实施例的半导体器件的结构示意图。
具体实施方式
现在将参照附图来详细描述本发明的示例性实施例。应注意到:除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到:相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。下面参考图3A至图3G以及图4，描述根据本发明实施例的制造半导体器件的方法。图4是示出根据本发明的实施例制造半导体器件的方法的流程图。图3A至图3G均为截面图，示意性地示出了在一个可选实施例中实现图4所示各步骤的具体工艺流程的各个阶段。本领域技术人员应该明白，图4所示各步骤还有可能通过其它方式来实现。步骤S101，在衬底上形成嵌在电介质材料层中的伪栅电介质层和伪栅。伪栅电介质层形成于伪栅与衬底之间。可以采用如下方法形成上述结构。首先，在衬底上依次沉积伪栅电介质层和伪栅层。如图3A所示，伪栅电介质层302和伪栅层303直接在半导体衬底301上沉积。为了避免过多的细节遮蔽本发明的构思，这里没有示出衬底中的源极和漏极。本领域的技术人员应该明白，衬底中可以形成有源极和漏极。当然，也可以根据需要，在半导体衬底上形成其他的一个或多个材料层或其他半导体器件之后，沉积上述伪栅电介质层和伪栅层。然后，刻蚀去除伪栅电介质层和伪栅层的一部分，形成伪栅电介质层304和伪栅层305，其结构如图3B所示。可以根据需要，形成多个伪栅电介质层和伪栅层，图3B中仅示出了 一个伪栅电介质层和伪栅。然后，在衬底上形成电介质材料层306。可在衬底301上沉积电介质材料层306，并可采用化学机械抛光方法对电介质材料层的顶面进行平坦化处理，以使电介质材料层306与伪栅305齐平，如图3C所示。步骤S102，去除伪栅305和伪栅电介质层304，以形成凹槽310，如图3D所示。步骤S103，在电介质材料层306上和凹槽310内壁上沉积高k材料层307。所形成的高k材料为非晶态。如图3E所示，高k材料层307可包括上部水平部分3071、竖直部分3072和下部水平部分3073。可根据实际需要，采用物理气相沉积、化学气相沉积或者其他薄膜沉积方法形成高k材料层。在一种优选实施方式中，可采用原子层沉积(ALD)方法进行沉积。沉积温度可以是 170°C至 250°C。
高k材料层307的材料可以是铪、锆、镧、钛的氧化物。步骤S104中，对高k材料层307进行倾斜离子注入，如图3F所示。可根据高k材料层中的竖直部分3072和下部水平部分3073的宽度设定离子注入的倾斜角度，使得离子能够注入高k材料层的竖直部分3072，而不注入下部水平部分3073。所注入的离子可以是S1、C、Ge中的至少一种或者S1、C、Ge中的至少一种与F的组合。本领域的技术人员应当明白，所注入的离子种类并不限于以上几种。可以根据需要选择合适的注入离子或者离子团，只要能够降低该高k材料的介电常数即可。步骤S105中，对高介电材料层进行快速热退火处理，如图3G所示。可以采用RTP工艺对高k材料层307进行快速热退火。在热退火过程中所采用的气压优选为0.05Torr至0.1Torr,基础温度为100°C至200°C，退火温度为800°C至1000°C。通过快速热退火处理可使高介电材料层307结晶，形成位于底壁上的高介电材料层309和位于侧壁和电介质材料层的电介质层308,电介质层308的介电常数低于高介电材料层309的介电常数。本领域的技术人员应当理解，向高介电材料层所注入的物质不限于前面所给出的离子，只要能够降低该高k层的介电常数即可。以下示出了氧化铪与注入离子的反应式，作为示例性说明。HfO+Si — HfxSiyOz ；HfO+Si+F — HfxSiyOzFw ；HfO+Ge — HfxGeyOz ;HfO+Ge+F — HfxGeyOzFw ；HfO+C — HfxCyOz ；HfO+C — Hf+CO ;或者HfO+C+F — HfxCyOzFw。其中x、y、z、w表示各元素的摩尔比。为了形成栅极，还可在凹槽中填充金属栅极。然后，进行化学机械抛光处理，直到露出电介质材料层。在本发明中，倾斜注入离子的步骤是在形成金属栅极之前完成的。与现有技术中的先形成金属栅极后进行离子注入的技术方案相比，金属栅极中的注入离子分布是不同的。具体地，本发明中的金属栅极中的注入离子含量远低于对比文献中的金属栅极中的注入离子含量。上述方法既能适用于“后栅极(gate last)”的方案，也可采用“先栅极(gatefirst) ”的方案。由于本发明的半导体制造方法是在形成栅极之前对高k材料层进行倾斜离子注入，倾斜角度可根据实际需要进行调整，而后进行快速热退火处理。这样，离子能够充分进入高k材料层，并在热退火处理之后，所注入的离子可与高k材料发生化学反应，使得该材料的介电常数能够有效降低，进而减小了半导体器件的边缘电容。下面参考图5，描述本发明一个实施例的半导体器件的结构。该半导体器件可以采用图4所示的方法来形成，也可以利用别的适当的方法形成。
衬底501上形成有电介质材料层506。电介质材料层506中形成有凹槽510。凹槽510位于衬底501的中沟道区的上方。凹槽510的的底壁上形成有高k材料层509。优选地，高k材料层的材料可选用铪、锆、镧或钛的氧化物。凹槽510的侧壁上形成有侧壁电介质层511。其中，侧壁电介质层是由高k材料与所注入的离子发生化学反应形成的，其介电常数低于高k材料层509的介电常数。其中，离子是在凹槽中沉积金属栅极材料之前倾斜注入的。优选地，侧壁电介质层511的材料可以是金属铪、锆、镧或钛的碳酸盐、锗酸盐、硅
酸盐、锗氟酸盐或硅氟酸盐。至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
权利要求
1.一种制造半导体器件的方法，其特征在于，该方法包括: 形成具有伪栅和伪栅电介质层的半导体结构，所述伪栅嵌在电介质材料层中，所述伪栅电介质层位于所述伪栅和衬底之间； 去除所述伪栅和所述伪栅电介质层以形成凹槽； 在所述电介质材料层上和所述凹槽内壁上，沉积非晶态的高介电常数材料层，所述高介电常数材料层包括下部水平部分、竖直部分和上部水平部分； 执行倾斜离子注入，以将离子注入到所述高介电常数材料层的上部水平部分和竖直部分； 对所述高介电常数材料层进行快速热退火，以使所述上部水平部分和竖直部分的介电常数小于所述下部水平部分的介电常数。
2.如权利要求1所述的方法，其特征在于，所述高介电常数材料层的材料是铪、锆、镧、钛的氧化物。
3.如权利要求2所述的方法，其特征在于，所述非晶态的高介电常数材料层是采用原子层沉积ALD方法形成的。
4.如权利要求3所述的方法，其特征在于，所述非晶态的高介电常数材料层的沉积温度范围为170°C至Ij 2500C ο
5.如权利要求1所述的方法，其特征在于，所述倾斜离子注入的倾斜角度是根据所述高介电常数材料层的竖直部分的高度和下部水平部的宽度设定的。
6.如权利要求5所述的方法，其特征在于，所注入的离子为S1、C、Ge中的至少一种或者S1、C、Ge中的至少一种与F的组合。
7.如权利要求1所述的方法，其特征在于，在所述对高介电常数材料层进行快速热退火的步骤中，所用的气压为0.05Torr至0.1Torr，基础温度为100°C至200°C，退火温度为800 0C M IOOO0Co
8.如权利要求1所述的方法，其特征在于，所述方法还包括: 在所述凹槽中填充金属栅极； 进行化学机械抛光处理，直到露出所述电介质材料层。
9.一种半导体器件,其特征在于,包括: 衬底上的电介质材料层，所述电介质材料层中形成有凹槽，所述凹槽位于衬底中沟道区上方； 形成于所述凹槽底壁上的高介电常数材料层； 形成于所述凹槽侧壁上的侧壁电介质层，所述侧壁电介质层是由所述高介电常数材料与所注入的离子发生化学反应形成的，其介电常数低于所述高介电常数材料层的介电常数，所述离子是在所述凹槽中沉积金属栅极材料之前倾斜注入的。
10.如权利要求9所述的半导体器件，其特征在于，所述高介电常数材料层的材料是金属的氧化物，所述金属是铪、锆、镧或钛。
11.如权利要求9所述的半导体器件，其特征在于，侧壁电介质层的材料是所述金属的碳酸盐、锗酸盐、硅酸盐、锗氟酸盐或硅氟酸盐。
全文摘要
本发明公开了一种半导体器件及其制造方法。本发明的方法包括在形成金属栅极之前对高k材料层进行倾斜离子注入，然后进行快速热退火处理。由于没有栅极阻挡，离子能够充分进入高k材料层，在热退火之后，注入的离子能够与高k材料发生化学反应，从而有效降低高k材料层的介电常数。
文档编号H01L21/3105GK103187294SQ201110459160
公开日2013年7月3日 申请日期2011年12月31日 优先权日2011年12月31日
发明者三重野文健 申请人:中芯国际集成电路制造(北京)有限公司