专利名称：半导体器件的制作方法
技术领域：
本发明的一个方式涉及一种利用半导体元件的半导体器件及其制造方法。
背景技术：
利用半导体元件的存储器件可以粗分为如果没有电力供给存储数据就丢失的易失性存储器件和即使没有电力供给也保持存储数据的非易失性存储器件。易失性存储器件的典型例子是DRAM (动态随机存取存储器)。DRAM以选择存储元件所包括的晶体管并将电荷储存在电容器中的方式来储存信息。当从DRAM读取数据时电容器中的电荷丢失；由此，每次读出数据时都需要另一个 写入操作。另外，因为存储元件中包括的晶体管在截止状态下具有源极和漏极之间的泄漏电流(即截止状态电流)等，所以即使晶体管尚未被选择电荷也会流出或流入电容器，由此数据的保持期间较短。为此，需要按预定的间隔进行另一写入操作(刷新操作)，由此，难以充分降低功耗。另外，因为如果没有电力供给存储数据就丢失，所以需要利用磁性材料或光学材料的附加存储器件以便于长时间地保持数据。易失性存储器件的另一个例子是SRAM (静态随机存取存储器)。SRAM通过使用诸如触发器等的电路保持存储数据，而不需要进行刷新操作。这意味着SRAM具有优于DRAM的优点。但是，因为使用诸如触发器等的电路，所以每存储容量的成本上升。另外，与DRAM中一样，如果没有电力供给SRAM中的存储数据就丢失。非易失性存储器件的典型例子是闪存。闪存包括晶体管的栅电极和沟道形成区之间的浮动栅，并且通过在该浮动栅中保持电荷而存储数据。因此，闪存具有的优点在于数据保持时间极长(几乎是永久的)且并不需要进行易失性存储器件所需要的刷新操作(例如，参照专利文献I)。但是，存储元件所包括的栅极绝缘层因写入时产生的隧道电流发生劣化，从而在预定次数的写入操作之后存储元件停止其功能。为了缓和上述问题的不利影响，例如，采用使每个存储元件的写入次数均等的方法，但是在该情形中需要具有复杂的外围电路。另外，采用这种方法不能解决使用寿命的根本问题。也就是说，闪存不合适数据频繁改写的应用。另外，闪存需要高电压来在浮动栅保持电荷或者去除该电荷，并且用于生成高电压的电路也是必要的。再者，电荷的保持或去除需要相对较长的时间，从而难以提高写入和擦除操作的速度。[专利文献I]日本专利申请公开昭57-105889号公报
发明内容
鉴于上述问题，本发明的一个实施方式的目的是提供一种即使没有电力供给也能够保持存储数据并且对写入周期的数量也没有限制的具有新颖结构的半导体器件。另一个目的是提高具有新颖结构的半导体器件的集成度。根据本发明的一个实施方式，使用氧化物半导体(具体而言，高度纯化的氧化物半导体)来构成半导体器件。使用氧化物半导体构成的晶体管的泄漏电流极小；因此，可以在长时间地保持数据。另外，在使用高度纯化的氧化物半导体形成的晶体管的情形中，泄漏电流显著较低，因此可以在极长时间内保持数据。更具体而言，例如可以采用如下结构。根据本发明的一个实施方式，一种半导体器件包括具有第一晶体管、第二晶体管以及绝缘层的存储单元。第一晶体管包括第一沟道形成区；设置在第一沟道形成区上的第一栅极绝缘层；重叠于第一沟道形成区地设置在第一栅极绝缘层上的第一栅电极；以及夹持第一沟道形成区地设置的源区及漏区。第二晶体管包括第二沟道形成区；与第二沟道形成区电连接的源电极及漏电极；设置在第二沟道形成区上的第二栅电极；以及设置在第二沟道形成区和第二栅电极之间的第二栅极绝缘层。绝缘层设置在源区和漏区之一与第二沟道形成区之间。第一晶体管与第二晶体管以至少一部分彼此重叠的方式设置。第二栅极绝缘层和绝缘层满足下述公式(I)。
[公式I]<0.1 U Sm(在公式(I)中，ta表示第二栅极绝缘层的厚度，tb表示绝缘层的厚度，εra表示第二栅极绝缘层的介电常数，并且ε 表示绝缘层的介电常数。)根据本发明的另一个实施方式，一种半导体器件包括具有第一晶体管、第二晶体管以及绝缘层的存储单元。第一晶体管包括第一沟道形成区；设置在第一沟道形成区上的第一栅极绝缘层；重叠于第一沟道形成区地设置在第一栅极绝缘层上的第一栅电极；以及夹持第一沟道形成区地设置的源区及漏区。第二晶体管包括第二沟道形成区；与第二沟道形成区电连接的源电极及漏电极；设置在第二沟道形成区上的第二栅电极；以及设置在第二沟道形成区和第二栅电极之间的第二栅极绝缘层。绝缘层设置在源区和漏区之一与第二沟道形成区之间。第一晶体管与第二晶体管以至少一部分彼此重叠的方式设置。第二栅极绝缘层和绝缘层满足下述公式(2 )。[公式2]
tb ε (在公式(2)中，ta表示第二栅极绝缘层的厚度，tb表示绝缘层的厚度，εra表示第二栅极绝缘层的介电常数，ε 表示绝缘层的介电常数，Vniax表示源区或漏区的电位，并且Vth表不第二晶体管的阈值电压。)在上述结构中，优选第一栅电极与源电极或漏电极电连接。另外，在上述结构中优选由源电极或漏电极、第二栅极绝缘层和导电层构成电容器。在上述结构中，优选第一沟道形成区和第二沟道形成区含有不同的半导体材料。另外，在上述结构中，优选第二沟道形成区包括氧化物半导体。注意，虽然在上述半导体器件中使用氧化物半导体材料来构成晶体管，但是本发明的一个实施方式不局限于使用氧化物半导体材料。也可以使用能够实现与氧化物半导体材料同等的截止电流特性的材料，例如诸如碳化硅等的宽带隙材料(具体而言，例如，能隙Eg大于3eV的半导体材料)等。
注意，在本说明书等中，术语“上”或“下”不必然意味着构成要素的位置关系为“直接在XX之上”或“直接在XX之下”。例如，表达“栅极绝缘层上的栅电极”不排除栅极绝缘层和栅电极之间放置一组件的情况。另外，术语“上”及“下”只是为了便于说明而使用的。在本说明书等中，术语“电极”或“布线”不具有功能限定。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，术语“电极”或“布线”可包括多个“电极”或“布线”以集成方式形成的情况等。在使用极性相反的晶体管的情况或电路操作中电流方向变化的情况下，“源极”和“漏极”的功能有时互相调换。因此，在本说明书中，术语“源极”和“漏极”可以互相调换。注意，在本说明书等中，术语“电连接”可表示通过设置在组件之间的具有任何电作用的物体的连接。这里，“具有任何电作用的物体”只要可以进行电信号的收发，就对其没有特别的限制。“具有任何电作用的物体”的示例不仅包括电极和布线，而且还包括诸如晶体管等的开关元件、电阻器、电感器、电容器、具有各种功能的元件等。因为包含氧化物半导体的晶体管的截止电流极小，所以通过使用该晶体管而可以在极长时间内保持存储数据。就是说，因为不需要进行刷新操作，或者，可以将刷新操作的频率降低到极低，所以可以充分降低功耗。另外，即使没有电力供给也可以在长时间内保持存储数据。另外，根据本发明的一个实施方式的半导体器件不需要高电压来写入数据，而且也没有元件劣化的问题。例如，与常规的非易失性存储器中所需的不同，不需要对浮动栅注入电子或从浮动栅抽出电子，所以根本不会发生栅极绝缘层的劣化。就是说，根据本发明的一个实施方式的半导体器件对写入周期数量没有限制，这是常规的非易失性存储器所存在的问题，由此可以显著提高可靠性。再者，取决于晶体管的导通状态或截止状态进行数据的写入，由此容易实现高速操作。另外，不需要用于擦除数据的操作。因为包含氧化物半导体除外的材料的晶体管可以进行足够高速的操作，所以通过 将该晶体管和包含氧化物半导体的晶体管组合使用，半导体器件可以足够高的速度进行操作(例如，读取数据)。此外，包含氧化物半导体除外的材料的晶体管可以合适地实现被要求高速操作的各种电路(例如逻辑电路和驱动电路)。由此，通过包括包含氧化物半导体除外的材料的晶体管(作更广义解释，能够以足够高的速度进行操作的晶体管)和包含氧化物半导体的晶体管(作更广义解释，其截止状态电流足够小的晶体管)，可以实现具有新颖特征的半导体器件。
在附图中图1A和图1B是半导体器件的截面图及平面图；图2A至图2D是示出半导体器件的制造工艺的截面图；图3A至图3D是示出半导体器件的制造工艺的截面图；图4A至图4D是示出半导体器件的制造工艺的截面图；图5A和图5B是示出半导体器件的制造工艺的截面图；图6A和图6B是半导体器件的截面图及平面图7Α-1、7Α-2和图7B是半导体器件的电路图；图8A至图8C是半导体器件的电路图；图9A至图9C是半导体器件的电路图；图1OA至图1OF各自说明包括半导体器件的电子设备。
具体实施例方式下面，参照附图对本发明的各个实施方式的例子进行说明。注意，本发明不局限于以下说明，本领域的普通技术人员可以很容易地理解方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以各种各样的方式修改。因此，本发明不应当被解释为仅限定在以下实施方式所记载的内容中。注意，附图等所示的每个组件的位置、大小、范围等为了容易理解有时并不表示为 实际的位置、大小、范围等。因此，本发明的一个实施方式不一定局限于附图等所公开的位置、大小、范围等。在本说明书等中，诸如“第一”、“第二”、“第三”等的序数词是为了避免组件之间的混淆而使用的，这些术语不限制组件的数量。(实施方式I)在本实施方式中，参照图1A和1B、图2A-2D、图3A-3D、图4A-4D、图5A和5B、图6A和6B、以及图7A-1、7A-2和图7B对根据本发明的一个实施方式的半导体器件的结构及其制造方法进行说明。<半导体器件的截面结构及平面图>图1A和IB是半导体器件的结构的一个例子。图1A是半导体器件的截面图，而图1B是半导体器件的平面图。在图1A中，截面A1-A2垂直于晶体管的沟道长度方向，而截面B1-B2平行于晶体管的沟道长度方向。图1A和IB所示的半导体器件在下部具有包含第一半导体材料的晶体管160，且在上部具有包含第二半导体材料的晶体管162。图1A和IB示出半导体器件包括一个晶体管160、一个晶体管162和一个电容器164 ;替代地，该半导体器件可包括多个晶体管160、多个晶体管162和多个电容器164。在此，优选第一半导体材料与第二半导体材料不同。例如，第一半导体材料可以是氧化物半导体除外的半导体材料，并且第二半导体材料可以是氧化物半导体。氧化物半导体除外的半导体材料例如可以是硅、锗、硅锗、碳化硅或砷化镓，优选是单晶半导体。替代地，可以使用有机半导体材料等。包括这种半导体材料的晶体管容易进行高速操作。另一方面，包含氧化物半导体的晶体管由于其特性而能够长时间地保持电荷。晶体管160及晶体管162可以是η沟道晶体管或ρ沟道晶体管。在此，说明晶体管160及晶体管162都为η沟道晶体管的情况。本发明的一个实施方式的技术特征在于为了保持数据，将诸如氧化物半导体的能够充分地降低截止状态电流的半导体材料用于晶体管162。因此，不必将半导体器件的材料或的结构等的具体条件局限于在此所给出的条件。晶体管160包括设置在包含半导体材料(例如，硅等)的衬底100中的沟道形成区116 ;夹着沟道形成区116地设置的杂质区域120 (也称为源区或漏区)；与杂质区域120接触的金属化合物区域124 ;设置在沟道形成区116上的栅极绝缘层108 ;以及设置在栅极绝缘层108上的栅电极110。注意，图1A和IB示出其中未设置有不同的源电极和漏电极的元件；为了方便起见有时将这种状态下的元件称为晶体管。在此情况下，为了说明晶体管的连接关系，有时源区和源电极统称为“源电极”，而漏区和漏电极统称为“漏电极”。换言之，在本说明书中，术语“源电极”可包括源区。电极126连接到晶体管160的金属化合物区域124的一部分。电极126用作晶体管160的源电极或漏电极。另外，在衬底100上以围绕晶体管160的方式设置有元件隔离绝缘层106，并且在晶体管160上设置有绝缘层128。注意，为了实现高度集成，优选如图1A和IB所示晶体管160不包括侧壁绝缘层。另一方面，当重视晶体管160的特性时，也可以在栅电极110的侧面设置侧壁绝缘层，并且杂质区域120可包括在与该侧壁绝缘层重叠的区域中杂质浓度不同的杂质区域。晶体管162包括设置在绝缘层128等上的氧化物半导体层144 ;与氧化物半导体层144电连接的源/漏电极142a及源/漏电极142b ;覆盖氧化物半导体层144、源/漏电 极142a及142b的栅极绝缘层146 ;在栅极绝缘层146上以与氧化物半导体层144重叠的方式设置的栅电极148a。在此，晶体管162中所使用的氧化物半导体层144优选通过充分地去除诸如氢等的杂质来高度纯化。例如，将氧化物半导体层144的氢浓度设定为5X IO19原子/cm3以下，优选设定为5 X IO18原子/cm3以下，更优选设定为5 X IO17原子/cm3以下。注意，通过二次离子质谱分析技术(SIMS)来测量氧化物半导体层144中的氢浓度。优选在氧化物半导体层144中通过充分的氧供给来降低氧缺陷。在氢浓度被充分地降低而实现高度纯化并通过充分的氧供给来降低起因于氧缺陷的能隙中的缺陷能级的氧化物半导体层144中，载流子浓度为低于lX1012/cm3，优选为低于I X10n/cm3，更优选为低于1. 45 X IO1Vcm30例如，室温(25°C)下的截止状态电流(在此，每单位沟道宽度(I μ m)的截止状态电流)为IOOzA (IzA(zeptoampere)等于IXl(T21A)以下,优选为IOzA以下。通过使用被i型化(本征化)或实质上i型化的经提纯氧化物半导体层144，可以得到截止电流特性极为优良的晶体管162。注意，使用被加工为岛状的氧化物半导体层为了抑制在晶体管162中因微型化而在元件之间产生泄漏电流替代地，也可以采用不加工为岛状的氧化物半导体层。当不将氧化物半导体层加工为岛状时，可以防止因加工时的蚀刻而导致的氧化物半导体层的污染。电容器164包括源/漏电极142a ;栅极绝缘层146 ;以及导电层148b。换言之，源/漏电极142a用作电容器164的一个电极,导电层148b用作电容器164的另一个电极。通过采用结构，可以确保足够的电容。当层叠氧化物半导体层144和栅极绝缘层146时，可以充分确保源/漏电极142a和导电层148b之间的绝缘性。替代地，当不需要电容时，也可以省略电容器164。注意，在晶体管162和电容器164中，优选将源/漏电极142a及源/漏电极142b的端部形成为锥形形状。源/漏电极142a及源/漏电极142b的锥形端部可以提高栅极绝缘层146的覆盖性，并防止断开。在此，锥形角为例如30°以上且60°以下。注意，锥形角是指当从垂直于截面(与衬底的表面垂直的面)的方向观察具有锥形形状的层(例如，源/漏电极142a)时，该层的侧面和底面所形成的倾斜角。在晶体管162及电容器164上设置有绝缘层150及绝缘层152。在形成于栅极绝缘层146、绝缘层150、绝缘层152等中的开口中设置有电极154。在绝缘层152上形成与电极154连接的布线156。布线156连接一个存储单元与另一个存储单元。注意，虽然在图1A和IB中示出通过电极126及电极154将金属化合物区域124、源/漏电极142b和布线156相连接，但是本发明的一个实施方式不局限于具有此结构。例如，也可以使源/漏电极142b与金属化合物区域124直接接触。或者，也可以使布线156与源/漏电极142b直接接触。在图1A和IB中，电极126与电极154彼此重叠，电极126用于连接金属化合物区域124与源/漏电极142b，而电极154用于连接源/漏电极142b与布线156。换言之，用作晶体管160的源电极或漏电极的电极126与晶体管162的源/漏电极142b接触的区域和晶体管162的源/漏电极142b与电极154接触的区域相重叠。通过这种平面布局，可以抑制因接触区域造成的元件面积的增大。也就是说，可以提高半导体器件的集成度。在图1A和IB中，晶体管160与晶体管162以至少其一部分彼此重叠的方式设置。另外，晶体管162、电容器164以与晶体管160重叠的方式设置。例如，电容器164的导电 层148b与晶体管160的栅电极110以至少其一部分彼此重叠的方式设置。通过采用这种平面布局，可以实现高集成化。例如，当最小特征尺寸为F时，存储单元的面积可为15F2至25F2。注意，当以至少一部分彼此重叠的方式设置晶体管160和晶体管162时，晶体管160的源区或漏区可起到晶体管162的背栅电极的作用。在此所述的背栅电极是指隔着氧化物半导体层144中的沟道形成区设置在与栅电极148a相反一侧的伪背栅电极。换言之，当对晶体管160的源区或漏区施加正电位，且该正电位超过背栅电极所设置的阈值电压Vth (背栅)时，则晶体管162导通。即使当施加到晶体管160的源区或漏区的正电位为不使晶体管162导通的电平时，晶体管162的阈值电压Vth也会漂移到负一侧(漂移到常导通一侧)。例如，当在半导体器件的读出操作中对晶体管160的源区或漏区施加正电位时，晶体管162的阈值电压Vth漂移到负一侧(漂移到常导通状态一侧)，且晶体管162的泄漏电流增加，这可导致电荷保持特性劣化。其结果是，存储保持可能劣化。注意，存储保持是指存储器的数据保持特性。晶体管160的源区或漏区用作晶体管162的背栅电极的主要原因在于设置在晶体管160的源区或漏区与氧化物半导体层144中的沟道形成区之间的绝缘层128的厚度和介电常数。当绝缘层128太薄时，晶体管160的源区或漏区的电位对氧化物半导体层144具有大的影响。当绝缘层128的介电常数太高时，晶体管160的源区或漏区的电位对氧化物半导体层144具有大的影响。因此，为了降低晶体管160的源区或漏区作为晶体管162的背栅电极的影响，优选当按晶体管162中的栅极绝缘层146的厚度估算绝缘层128时绝缘层128和栅极绝缘层146满足下述公式(I)。[公式I]^-^<0.1 ⑴
Ib Cf m(注意，在公式(I)中，1表示栅极绝缘层146的厚度，tb表示绝缘层128的厚度，ε ^表示栅极绝缘层146的介电常数,并ε 表示绝缘层128的介电常数。)当满足公式(I)时，晶体管160的源区或漏区的电位对氧化物半导体层144的影响是晶体管162的栅电极对氧化物半导体层144的影响的十分之一以下。换言之，可以极大地减小晶体管160的源区或漏区的电位对氧化物半导体层144的影响，以使晶体管160的源区或漏区实质上不用作背栅电极。将说明用来降低晶体管160的源区或漏区作为晶体管162的背栅电极的影响的另一个优选条件。假设在包括晶体管162的存储单元保持数据(例如，当在半导体器件的写入操作中不选择存储单元时)或读取数据时，对晶体管160的源区或漏区供应的最大值为乂_。此时，晶体管162的阈值电压Vth漂移到负一侧(漂移到常导通一侧)；当晶体管162的阈值电压Vth变成为负值时，存储单元的电荷保持大幅度地降低。换言之，优选条件是晶体管162的阈值Vth为正值。晶体管160的源区或漏区从OV变为Vniax时的晶体管162的阈值电压的漂移范围在大多数情形中由公式2表示。[公式2]
权利要求
1.一种半导体器件，包括存储单元,包括第一晶体管，包括第一沟道形成区；所述第一沟道形成区上的第一栅极绝缘层；所述第一栅极绝缘层上的第一栅电极，其中所述第一栅电极与所述第一沟道形成区重置；以及源区及漏区，其中所述第一沟道形成区夹在所述源区和所述漏区之间；第二晶体管包括第二沟道形成区；与所述第二沟道形成区电连接的源电极及漏电极；所述第二沟道形成区上的第二栅电极；以及所述第二沟道形成区和所述第二栅电极之间的第二栅极绝缘层；以及所述源区和所述漏区之一与所述第二沟道形成区之间的绝缘层，其中，所述第一晶体管与所述第二晶体管彼此至少部分重叠，并且，所述第二栅极绝缘层和所述绝缘层满足公式.k 上!:1l. < O I/ e b ra其中，ta表示所述第二栅极绝缘层的厚度，tb表示所述绝缘层的厚度，ε 表示所述第二栅极绝缘层的介电常数，并且ε ^表示所述绝缘层的介电常数。
2.根据权利要求1所述的半导体器件，其特征在于，所述源电极和所述漏电极之一与所述第一栅电极电连接。
3.根据权利要求1所述的半导体器件，其特征在于，由所述源电极和所述漏电极之一以及所述第二栅极绝缘层、导电层构成电容器。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道形成区包括第一半导体材料，所述第二沟道形成区包括第二半导体材料，并且，所述第一半导体材料和所述第二半导体材料彼此不同。
5.根据权利要求1所述的半导体器件，其特征在于，所述第二沟道形成区包括氧化物半导体。
6.一种半导体器件，包括；存储单元,包括第一晶体管，包括第一沟道形成区；所述第一沟道形成区上的第一栅极绝缘层；所述第一栅极绝缘层上的第一栅电极，其中所述第一栅电极与所述第一沟道形成区重置；以及源区及漏区，其中所述第一沟道形成区夹在所述源区和漏区之间；第二晶体管包括第二沟道形成区；与所述第二沟道形成区电连接的源电极及漏电极；所述第二沟道形成区上的第二栅电极；以及所述第二沟道形成区和所述第二栅电极之间的第二栅极绝缘层；以及所述源区和所述漏区之一与所述第二沟道形成区之间的绝缘层，其中，所述第一晶体管与所述第二晶体管彼此至少部分地重叠，并且，所述第二栅极绝缘层和所述绝缘层满足公式
7.根据权利要求6所述的半导体器件，其特征在于，所述源电极和所述漏电极之一与所述第一栅电极电连接。
8.根据权利要求6所述的半导体器件，其特征在于，由所述源电极和所述漏电极之一以及所述第二栅极绝缘层、导电层构成电容器。
9.根据权利要求6所述的半导体器件，其特征在于，所述第一沟道形成区包括第一半导体材料，所述第二沟道形成区包括第二半导体材料，并且，所述第一半导体材料和所述第二半导体材料彼此不同。
10.根据权利要求6所述的半导体器件，其特征在于，所述第二沟道形成区包括氧化物半导体。
11.一种半导体器件，包括；存储单元,包括第一晶体管，包括第一沟道形成区；所述第一沟道形成区上的第一栅极绝缘层；第一栅极绝缘层上的第一栅电极，其中所述第一栅电极与所述第一沟道形成区重叠；以及源区及漏区，其中所述第一沟道形成区夹在所述源区和漏区之间；第二晶体管包括第二沟道形成区；与所述第二沟道形成区电连接的源电极及漏电极；所述第二沟道形成区上的第二栅电极；以及所述第二沟道形成区和所述第二栅电极之间的第二栅极绝缘层；以及所述源区和所述漏区之一与所述第二沟道形成区之间的绝缘层，其中，所述第一晶体管与所述第二晶体管彼此至少部分地重叠，所述源电极的一部分和所述漏电极的一部分设置在所述第二沟道形成区上，并且，所述第二栅极绝缘层和所述绝缘层满足公式 其中，ta表示所述第二栅极绝缘层的厚度，tb表示所述绝缘层的厚度，ε 表示所述第二栅极绝缘层的介电常数，并且ε ^表示所述绝缘层的介电常数。
12.根据权利要求11所述的半导体器件，其特征在于，所述源电极和所述漏电极之一与所述第一栅电极电连接。
13.根据权利要求11所述的半导体器件，其特征在于，由所述源电极和所述漏电极之一以及所述第二栅极绝缘层、导电层构成电容器。
14.根据权利要求11所述的半导体器件，其特征在于，所述第一沟道形成区包括第一半导体材料，所述第二沟道形成区包括第二半导体材料，并且，所述第一半导体材料和所述第二半导体材料彼此不同。
15.根据权利要求11所述的半导体器件，其特征在于，所述第二沟道形成区包括氧化物半导体。
全文摘要
本发明的目的之一在于提供一种具有即使没有电力供给也能够保持存储数据数据且对写入周期的数量也没有限制的新颖结构的半导体器件。该半导体器件包括具有第一晶体管、第二晶体管以及置于第一晶体管的源区或漏区与第二晶体管的沟道形成区之间的绝缘层的存储单元。第一晶体管与第二晶体管设置成彼此至少部分重叠。绝缘层与第二晶体管的栅极绝缘层满足公式((ta/tb)×(εrb/εra)＜0.1，其中，ta表示栅极绝缘层的厚度，tb表示绝缘层的厚度，εra表示栅极绝缘层的介电常数，并且εrb表示绝缘层的介电常数。
文档编号H01L27/108GK103003934SQ20118003489
公开日2013年3月27日 申请日期2011年6月22日 优先权日2010年7月16日
发明者山崎舜平, 加藤清, 长塚修平 申请人:株式会社半导体能源研究所